數字頻率計

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數字頻率計范文第1篇

簡易數字頻率計的有效使用，為實際測量問題的有效處理帶來了重要的參考依據。在此形勢影響下，合理地使用CPLD器件，可以優化簡易數字頻率計的設計方案，完善這種頻率計的服務功能。文中通過對頻率計測頻原理相關內容的闡述，客觀地說明了實現基于CPLD簡易數字頻率計設計的重要性。

【關鍵詞】CPLD 簡易數字頻率計 設計方案 服務功能

在可靠的EDA技術及CPLD芯片支持下，可以設計出集成程度高、速度快的數字頻率計，優化頻率計各部分的組成功能?；贑PLD簡易數字頻率計設計目標的實現，有利于增強電路仿真的準確性，擴大數字頻率計的實際應用范圍。在具體的設計過程中，技術人員需要對CPLD的相關特點及簡易數字頻率計的設計要求進行必要地了解，確保最終得到的頻率計在實際的應用中能夠達到預期的效果。

1 基于CPLD的簡易數字頻率計各模塊的設計

1.1 設計原理

結合CPLD芯片的優勢，在具體的設計過程中，需要明確設計流程。簡易數字頻率計設計的流程包括：被測信號fm輸入到CPLD芯片里完成對被測信號的測頻、計數、鎖存、譯碼，輸出信號接數碼管顯示。通過這樣的設計流程可知，CPFD芯片在簡易數字頻率計設計中占據著重要的地位，確保了規定時間內可以獲得準確的被測信號。

1.2 CPLD模塊原理

相比一般的芯片，這種芯片的集成程度高，定制過程中充分地考慮了用戶的實際需求。在CPLD芯片的支持下，有利于完善簡易數字頻率計的測試功能，擴大測頻范圍。設計方案制定的過程中，合理地運用CPLD芯片，可以雅虎硬件電路的設計方案，為數字頻率計構建出控制、計數、鎖存、譯碼的功能模塊，并通過合理的方式構建出性能可靠的系統，深入理解COLD模塊原理，可以增強簡易數字頻率計設計方案的適用性，最大限度地滿足設計生產活動的各種需求。

1.3 控制電路模塊的有效設計

控制電路模塊的有效使用，有利于增強系統的控制效果，優化數字頻率計的服務功能。這種控制電路模塊的主要作用包括：

（1）結合測頻工作的具體要求，在較短的時間內獲得計數信號CNT-EN；

（2）在計數器的計數值確定后，可以及時地獲取鎖存信號LOAD，增強鎖存器的實際作用效果；

（3）為了滿足下一個周期計數的實際需求，提供可靠的清零信號RST-CNT。

在具體的設計過程中，這三個信號的產生有著一定的順序：首先產生的是計數信號，能夠對周期為2s的信號進行計數；其次，在一定的時間內產生鎖存信號，對得到的計數值進行必要地鎖存；最后，在清零信號的作用下對既有的計數值進行清零，開始下一周期的計數工作。結合控制電路模塊的實際最優，可知它本質上是一個控制器，工作周期為1s，輸出的是時基信號CLKK[1]。

1.4 計數電路模塊的有效設計

計數電路模塊工作過程中主要采用的是十進制計數方式，結合CPLD芯片的優勢，可以將原先的六進制計數器轉變為十進制計數器，并在相關的方式作用下，將所有相同的十進制計數器連接成一個完整的計數電路模塊，促使數字計數器使用中可以增強對被測信號的實際作用效果。完善計數電路的服務功能，需要設置必要的輸入端：被測信號順利進入計數器的輸入端CLK、計數器清零功能的RST及計數器工作使能端ENA。在這三個輸入端的共同配合下，可以對被測信號變化過程進行實時地計數，用二進制代碼對十進制數進行必要地表示。

1.5 鎖存電路模塊的有效設計

為了增強數字頻率計工作狀態的穩定性，需要合理地設置鎖存電路模塊，避免計數器清零過程中產生閃絡的問題。將一定數量的鎖存器按照合理的方式進行合理地連接，構成可靠的鎖存電路模塊，對所有的輸出數據進行及時地鎖存。在具體的設計過程中，設置工作使能端LOAD、多個數據輸入端DIN，并通過對計數值的分析，設置鎖存器的輸出端DOUT。完善鎖存器符號及端口功能，可以為鎖存電路模塊的服務功能提供可靠地保障。

1.6 譯碼電路模塊的有效設計

在譯碼電路模塊的支持下，可以完善二進制代碼的編碼工作，結合數碼管驅動器的實際作用，實時地顯示出各種數字字符。在譯碼電路模塊設計的過程中，應設置譯碼器，通過多個譯碼器的有效連接，完善譯碼功能。這種功能實際作用發揮的過程中，應設置多個數據輸出端及輸入端，促使譯碼電路模塊使用中能夠達到預期的效果。

2 基于CPLD的簡易數字頻率計的軟件設計

利用VHDL語言及由上向下的設計思想，可以通過層出化的設計方式，實現基于CPLD簡易數字頻率計的設計目標。在數字頻率計軟件設計的過程中，核心模塊包括譯碼、鎖存、計數、控制。將VHDL視為底層元件，結合相關開發工具的優勢，利用文本輸入的方式完成編程工作。不同的電路模塊通過文本的方式進行顯示，并在編譯、仿真等方式的作用下，優化所有電路模塊的服務功能。促使各種器件在實際應用中能夠發揮出最大的作用。在完成連接器件工作的過程中，為了使這些器件使用中能夠達到預期的效果，應選擇可靠的圖形輸入方式，形成可靠的頻率計主電路圖，通過實驗箱對數字頻率計各部分的組成功能進行必要地測試。

3 結束語

合理地運用CPLD，設計得出可靠的簡易數字頻率計，可以滿足使用者在不同測頻范圍內的多樣化需求，從而為數字頻率計應用范圍的擴大打下堅實的基礎。使用這種可靠的設計方法，可以提高電路板的利用效率，優化系統的組成結構，為各種信號頻率測量過程中準確性的增強提供可靠的保障。

參考文獻

[1]孟晉，孫榮慶.基于CPLD的4位數字頻率計的設計與實現[J].遼寧高職學報，2014（06）.

[2]范啟亮.一種簡易數字頻率計的設計與實現[J].科技風，2014（20）.

[3]李振川，馬曉濤.基于CPLD的數字頻率計的設計實現[J].河北軟件職業技術學院學報，2010（03）.

作者簡介

毛會瓊（1978-），女，遼寧省法庫市人。碩士學位?，F為中國礦業大學信息與電氣工程學院實驗師。從事于檢測與轉換技術、電工技術、電路實驗等方面的教學與科研工作。

王軍（1981-），男，山東省曲阜市人。博士學位?，F為中國礦業大學信息與電氣工程學院高級實驗師。研究方向為創新教育、仿生機器人與生物特征識別。

數字頻率計范文第2篇

【關鍵詞】數字頻率計；VHDL；狀態機

1.引言

數字頻率計是通訊設備、計算機、電子產品等生產領域不可缺少的測量儀器。由于硬件設計的器件增加，使設計更加復雜，可靠性變差，延遲增加，測量誤差變大。通過使用EDA技術對系統功能進行描述，運用VHDL語言，使系統簡化，提高整體的性能和可靠性。采用VHDL編程設計的數字頻率計，除了被測信號的整形部分，鍵輸入和數碼顯示以外，其他都在一片FPGA上實現，從而讓整個系統非常精簡，讓其具有靈活的現場更改性，在不改變硬件電路的基礎上，進一步改進提高系統的性能，使數字頻率計具有高速，精確度高，可靠性強，抗干擾等優點，為數字系統進一步的集成創造了條件[1]。

2.數字頻率計的工作原理

頻率測量方法中，常用的有直接測頻法、倍頻法和等精度測頻法[2]。其中直接測頻法是依據頻率的含義把被測頻率信號加到閘門的輸入端，只有在閘門開通時間T（以ls計）內，被測（計數）的脈沖送到十進制計數器進行計數。直接測頻法比其他兩個方案更加簡單方便可行，直接測頻法雖然在低頻段測量時誤差較大，但在低頻段我們可以采用直接測周法加測量，這樣就可以提高測量精度了。直接周期測量法是用被測周期信號直接控制計數門控電路，使主門開放時間等于Tx，時標為Ts的脈沖在主門開放時間進入計數器。設在Tx期間計數值為N，可以根據Tx=N×Ts來算得被測信號周期。因此本文采用低頻測周，高頻測頻的方法來提高精度，減小誤差[3]。

3.主要功能模塊的實現

該系統設計的控制器是由狀態機實現，通過在不同測量檔位，選擇合理的時基信號頻率降低誤差，確定各狀態轉移條件和狀態名，采用低頻檔位測周，高頻檔位測頻的方法。20MHz晶振送入分頻器，分出各檔時基信號和其它模塊所需的觸發信號，分頻器將各檔時基信號傳給狀態機，同時待測信號進入狀態機，狀念機進行狀態轉換，將量程溢出信號和狀態顯示信號表征在發光二極管上。如圖表1所示。

表1 頻率量程狀態

3.1 狀態機模塊

首先對系統復位，如果此時狀態機的初始狀態為Fl00k，若超量程信號送入狀態機，則狀態轉換到FlM，如果仍有超量程信號則狀態轉換到F10M，如果仍有超量程信號則狀態轉換到F100M，如果還有超量程信號則狀態轉換到Overflow H產生高溢出信號；若欠量程信號送人狀態機，則狀態轉換到P1ms，如果有超量程信號則狀態轉換到P10ms，如果仍有超量程信號則狀態轉換到P100ms，如果仍有超量程信號則狀態轉換到P1s，如果還有超量程則狀態轉換到OverflowL產生低溢出信號[4]。如圖1所示。

3.2 計數器模塊

在“待計數信號”的兩個時鐘周期內完成計數與控制信號（Over與Low）的傳輸，在量程合適的情況下，還將計數值輸出。這兩個時鐘周期內，第1個時鐘周期完成計數，第2個時鐘周期完成控制信號的傳輸與計數值輸出。這樣做的好處是穩定，將計數與控制信號傳輸分開進行。避免了一些可能遇到的“時鐘跳變”。但這種做法的缺點也很明顯，那就是在測周期模式下，假如待測信號是1Hz的，那么系統可能需要2s（兩個時鐘周期）才能顯示正確的數值。

3.3 十分頻模塊

由于1kHz～10kHz的信號無論用測頻法還是測周期法都是不可行的，可以采用預分頻的方法[5]，將1kHz～10kHz的信號十分頻，然后用測周期法測出周期，再計算出頻率。

3.4 同步整形電路模塊

通過同步整形電路處理外部的異步信號，超量程和欠量程。源程序如下：

library ieee；

use ieee.std_logic_1164.all；

entity SignalLatch is

4.系統的功能仿真和驗證分析

據狀態轉換圖，這里將狀態機的程序分成兩個進程，進程1完成狀態轉移過程，進程2控制各狀態下的輸出值如下圖2所示，timecounter=clocktested為50KHz。為了方便觀察，將數值改小，計數值大于100且小于或等于1000時輸出！將clock1設為50K，clock2計數時鐘設為5M，得出仿真如圖3所示Result為100符合計數要求。如圖4所示給clk1一個5KHz的頻率，經過十分頻后clk2輸出0.5KHz，clk1的周期是0.2ms，經過十分頻后是2ms.。同步整形電路仿真如圖5所示。

由以上模塊進行仿真得出了頻率的測量。如圖6、7、8所示。

圖8

5.結論

采用此方法設計的數字頻率計占用FPGA芯片資源較少，成本較低，減少了電路的尺寸，具有一定的參考實用價值。利用Quartus II平臺進行了仿真和硬件測試，基本達到了設計的要求。系統具有較好可靠性，靈活性。

參考文獻

[1]王本有，孟堅，蘇守寶.一種基于FPGA的數字IC設計[J].電子技術.

[2]潘松，黃繼業.EDA技術實用教程[M].北京：科學出版社，2010.

[3]黃任.AVR單片機與CPLD/FPGA綜合應用入門[M].北京：北京航空航天大學出版社，2004.

[4]韓威，徐火生，方湘艷.EDA與集成電路工程設計[M].北京：科學出版社，2009.

[5]候伯亨，顧新.VHDL硬件描述語言與數字邏輯電路設計[M].西安電子科技大學出版社，2004：6.

數字頻率計范文第3篇

【關鍵詞】測頻；頻率計；電路設計

1.相關理論概述

數字頻率計采用數字電路制作成以十進制碼來現實被測信號頻率，對于周期性變化的信號頻率能夠實現有效的測量的一種儀器。它是教學、科研等工作中的基礎測量儀器，在模擬電路和數字電路實驗中有著重要的作用，其能夠直接讀出信號源所產生的不同頻率范圍的信號將會對實驗產生很大的影響。頻率計主要用在正弦波、矩形波等周期性信號頻率值的測量等，它的拓展功能能夠實現對信號周期及其脈沖寬度的測量，引起對信號源的接受敏捷度使得其稱為試驗箱中的重要組成部分。

信號頻率測量方法按照工作原理可以分為無源測量、比較測量、示波測量及技術等測量方法。其中最常見的測量方法是電子計數器，在該種技術下，頻率計實現單位時間內被測信號脈沖數的直接計數，并將其頻率值以數字的形式顯示。實現了對不同頻率、精確度的測頻需求，保障了測量結果的精確度和速度。

2.整形電路的設計

整形電路就像把模擬的信號轉換成為二值信號，也就是使其成為只有高電平和低電平的離散信號。在電路設計時我們可以將電壓比較器用作模擬電路及數字電路的接口電路，通過其把非矩形信號轉換成矩形信號。在選擇比較器時，我們要充分考慮影響信號接收和轉換功能的各種因素。下圖為其整體設計結構圖：

首先，是信號傳播可能存在的延遲及時時間。信號傳播的延遲時間是比較器選擇時所要考慮的重要參數，這種時間的延遲有當信號通過元器件時所產生的傳輸時間上的延遲和信號上升及下降的時間延遲，只有將延遲的時間降低到最小才能有效的縮短信號處理的時間。

其次，要充分考慮電源電壓對比較器的影響。就傳統而言，比較器一般需要正負 15 伏的雙電源來進行供電或者需要達到36 伏的單電源進行供電，這種傳統的比較器在一些工業控制中仍有使用的空間和發展前途但以不適應發展的主流?，F在多數的比較器需要在限定的電壓條件下進行工作，即在電池電壓所能夠運行的單電源單位內進行工作，因此對其提出了低電流和小封裝等當面的要求，并且在實際的應用中比較器還應該具備一定的關斷的功能。當具備上述條件是，比較器才能夠在試驗箱中得到有效的利用，保證頻率計在不同電源電壓條件下的正常工作。

再次，充分考慮功耗對比機器的影響。功耗的大小直接影響比較器使用壽命和工作效果，功耗越低時其比較器的耗損相對較低，使用使用壽命得到延長，然而功耗由于器件的運作速度相關，功耗降低的同時可能帶來運作速度的降低，因此，在比較器選擇時，充分考慮功耗與元器件壽命及其運作速度的關系，尋得一種最優組合。

最后，不可忽視門限電壓對比較器的影響。器件的設置可以用來實現對門限電大的測量，門限電壓的大小與電路抗干擾能力呈現一種正比例的關系但與其敏感度成反比例關系。當我們通過對門限電壓的測量并通過一定的公式計算，根據實際工作的需要來確定門限電壓的具體值。

當我們充分考慮上述影響因素時，便會有針對性的選擇相應的新品用于單元電路的設計，從而實現信號在電路中的順利傳輸，避免芯片燒壞等現象的發生。

3.計數電路的設計

實現對信號的整形后我們便要關注一些低頻信號由于其上升速度等原因可能產生的計數影響，因此在電路設計時應該根據信號的特點來完善計數電路的設計。低頻信號上升緩慢或者高頻信號疊加于其中時會使得計數電路將該種抖動作為輸入脈沖予以計數，從而產生計數上的誤差。避免該種現象的發生，我們可以通過低通濾波器的使用來處理低頻信號傳輸中可能產生的抖動，并經過濾波器濾除疊加的高頻信號。而反相器的使用可以實現在濾波前把高頻信號和低頻信號予以分開，即僅使低頻信號經過反相器實現濾波得到比較規則的矩形信號而高頻信號則不經過該過程。經濾波后的矩形信號輸入到單片機中，在單片機選擇時，低電壓、高性能是我們考慮的重要方面，同時還要選擇體積較小功能相對較強的單片器，實現迅速有效的技術。單片機計數器的精確度和終端結構的類型都會影響計數結果，通過精密比較器的植入和振蕩器電路的設置，實現頻率計的精度和存儲等方面的要求。在單片機選擇時還應該考慮技術進步革新對于存儲器程序的選擇和更新的可能，并且考慮單片機大小對于整個電路系統的影響，保證程序寫入的便利性。下圖為其計數模塊設計圖：

此外，對于計數電路的設計還要考慮信號頻率高低的不同對計數器可能產生的影響，實現單片機對不同信號頻率進行分頻處理。經過整形后的信號進入選定規格的反相器后，對不同頻級的信號進行分級處理，單片機頻率自動分辨處理能力的選擇能夠有效的降低一些頻級信號的分辨和處理，保證計數器工作的效率和速度。同時計數器的顯示值的大小根據信號的頻值進行實現隨機變動，實現對不分頻信號、高頻機低頻信號的有效計數。

4.顯示電路的設計

顯示電路是數字頻率計電路設計的重要組成部分，它負責將整形電路及計數電路處理的數據顯示出來。在該電路設計時我們要考慮的因素便是顯示材料的選擇及數據顯示的方式。LED 數碼管的類型會對數據的現實產生一定的影響，而該種材質的數據顯示方式又分為動態和靜態兩種。就兩種現實方式的優缺點而言，靜態現實具備較高的亮度，為我們及時準確的讀取數值提供了視覺便利，且其接口編程相對容易，但是該種顯示方式會占用較多的口線，顯示的位數直接關系到鎖存器的數量，這直接帶來所用器件數量繁多和連線的龐雜 ；而動態顯示相交而言能夠避免上述一些缺點。在動態顯示使用時，先確定未選實現選定未選的段碼的顯示，經過一定的延時再實現對下一選定為送段碼顯示，并依此循環。下圖為其顯示模塊圖：

其具體的工作流程可以解釋為，單片機中不同的構建作為譯碼器實現信號的輸入，由譯碼器的輸出來確定數碼管的選擇位。將每個數碼管的公共端與一個接有高電平的 PNP 三極管的集電極相連，同時將三極管的基極和譯碼器的輸出端相連接，這樣可以通過對軟件編程來設置單片機中的不用位置構建，從而設計譯碼器的輸入端，其輸出端設為低電平且只設一位，從而使與其連接的三界關處于一種飽和的狀態，實現對計數器數據的動態顯示。實現顯示器電路中各元件的有機連接后，還要注重送段碼的相關問題，使得相應位數的送段碼可以通過一定串行口在數碼管上進行顯示。

5.結束語

除上述電路設計外，電子頻率計的設計還要注重電源、濾波等電路的設計，只有將各種影響其工作的單元電路的設計不斷的精細化和完善時，才能有效的保證其工作的效率和在實驗和工業中的使用效果。

【參考文獻】

[1]沈亞鈞.基于單片機的數字頻率計設計[J].山西電子技術，2012（05）.

[2]楊帆.數字頻率計的設計與實現[J].科技廣場，2011（09）.

數字頻率計范文第4篇

關鍵詞:PC104;CPLD;多周期同步測頻;VHDL

中圖分類號:TP391;TP368.1文獻標識碼:B

文章編號:1004-373X(2010)02-086-04

Design of Frequency Measuring Module Based on PC104 and CPLD

LIU Guohua1,HE Huafeng1,TIAN Pengfei1,WANG Lin2

(1.The Second Artillery Engineering College,Xi′an,710025,China;

2.The Second Artillery Military Representative Office in the Area of Xiaogan,Xiaogan,432100,China)

Abstract:According to the need of some test system,a high_accuracy frequency measuring module is designed based on PC104 and CPLD.A method of synchronous multi_period frequency measurement is used to achieve the equal precision measure to the tested frequency channel.The hardware circuit of the frequency measuring module is designed.And the detailed VHDL source code to achieve digital frequency using CPLD is given.The interface logic of PC104 bus is compiled using the way of schematic diagram,and the emulation is done by the software of MAXPLUSⅡ.The digital frequency and the interface logic are accurately working showed by the result.This frequency measuring module has been proved to be high_accurate,stable and reliable in the practical application.

Keywords:PC104;CPLD;synchronous multi_period frequency measurement;VHDL

隨著科學技術的發展,嵌入式產品在軍事領域的應用日益廣泛,特別是在各種系統的自動化測試領域[1]。頻率測試是測試系統中的重要測試項目,在此設計一種基于PC104嵌入式計算機和CPLD的高精度測頻模件,以滿足對頻率量的測試。

1 測頻原理

傳統的頻率測量方法有兩種[2]:直接測頻法和測周期法。直接測頻法就是在給定的閘門信號中填入被測脈沖,通過必要的計數線路,得到填充脈沖的個數,從而算出待測信號的周期。它的主要缺點是存在被測脈沖的±1個誤差,難以兼顧低頻和高頻實現等精度測量,所以測量準確度較低。測周期法[3]是在一個信號周期內記錄下基準定時脈沖的個數,然后換算成頻率f。主要缺點是存在基準脈沖的±1個誤差,適用于較低頻率的測量。

多周期同步測頻方法[4]是在直接測頻的基礎上發展而來的,其特點在于測量過程中實際閘門時間不是固定值,而是被測信號周期的整數倍,即與被測信號是同步的,因此消除了對被測信號計數產生的±1個誤差,測量精度大大提高,而且達到了在整個測量頻段的等精度測量。多周期同步測頻法的原理[5,6],如圖1所示。

圖1 多周期同步測頻法原理

如圖1所示,首先,由控制線路給出閘門開啟信號,計數器等到被測信號的上升沿到來時,真正開始計數;然后,兩組計數器分別對被測信號和標準頻率信號計數。當控制線路給出閘門關閉信號后,計數器等到被測信號下降沿到來時結束計數,完成一次測量過程?？梢钥闯?實際閘門與設定閘門并不嚴格相等,但最大差值不超過被測信號的一個周期。被測頻率的計算方法為:

fx=(Nx/N0)f0(1)

式中:Nx為被測信號的計數值;N0為標準頻率信號的計數值;f0為標準頻率信號的頻率;τ為閘門時間,計數器的開閉與被測信號完全同步,即在實際閘門中包含整數個被測信號的周期,因而不存在對被測信號計數的±1個誤差。

2 硬件電路設計

如圖2所示,該模件硬件主要包括PC104控制處理模塊、CPLD測試模塊、信號調理模塊、繼電器驅動模塊和高精度20 MHz晶振。在該系統中為了實現對多路頻率信號的測量,采用了通過繼電器控制來選擇信號的方案。通過CPLD控制繼電器的動作,接通不同的繼電器開關,被測信號通過繼電器之后,由6N137高速光電隔離器隔離、電平轉換之后送入CPLD進行測頻。由于CPLD的I/O口驅動電流較小,所以加了一級ULN2803驅動器來驅動繼電器的線包。CPLD主要完成的功能是實現數字頻率計,采用多周期同步測頻法完成對輸入信號頻率的測量,并通過與PC104的接口邏輯,將測量結果送給PC104主機,由主機進行頻率值的計算及顯示,從而完成整個測頻模件的功能,CPLD選用Altera公司的EPM7128SQC100芯片。

圖2 模件硬件電路設計

3 軟件設計

3.1 測頻電路程序設計

對于CPLD的編程,一般有通過電路原理圖的方式和通過硬件描述語言即VHDL語言兩種方式\。第一種方式直觀性強,較好理解,適用于小規模數字電路的設計;第二種方式具有多層次描述系統硬件功能的能力,可讀性強,適用于時序電路及大規模電路的設計。本文采用兩者相結合的方式,用VHDL語言實現數字頻率計的設計,用原理圖的方式實現了PC104主機的接口邏輯,并進行仿真。結果表明完全可以滿足功能需求,編譯環境為Max+PlusⅡ。

以下為數字頻率計的VHDL語言源代碼[8-10]。設計了兩個32位計數器,一個8位數據選擇器及一個觸發器控制閘門信號。

LIBRARY IEEE;

USE IEEE.STD_LOGIC-1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY frequency IS

PORT (BCLK,TCLK:IN STD_LOGIC;

CLR,CL:IN STD_LOGIC;

SEL:IN STD_LOGIC_VECTOR

(2 DOWNTO 0);

START,EEND:OUT STD_LOGIC;

DATA: OUT STD_LOGIC_VECTOR

(7 DOWNTO 0));

END ENTITY frequency;

ARCHITUCTURE behavior OF frequency IS

SIGNAL BC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL TC:STD_LOGIC_VECTOR

(31 DOWNTO 0);

SIGNAL ENA: STD_LOGIC;

BEGIN

START

CH:PROCESS (SEL)

BEGINCASE SEL IS

WHEN "000"=>DATA

WHEN "001"=>DATA

WHEN "010"=>DATA

WHEN "011"=>DATA

WHEN "100"=>DATA

WHEN "101"=>DATA

WHEN "110"=>DATA

WHEN "111"=>DATA

WHEN OTHERS =>

DATA

END CASE;END PROCESS;

BF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

BC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

BC

END IF;END IF;END PROCESS;

TF:PROCESS (BCLK,CLR)

BEGIN IF CLR=′1′ THEN

TC 0);

ELSIF (BCLK′EVENT AND BCLK=′1′) THEN

IF ENA = ′1′ THEN

TC

END IF;END IF;END PROCESS;

TR:PROCESS (TCLK,CLR)

BEGIN

IF (TCLK′EVENT AND TCLK=′1′) THEN

ENA

END IF;END PROCESS;

EN:PROCESS (ENA)

BEGIN

IF (ENA′EVENT AND ENA=′0′) THEN

EEND

END IF;END PROCESS;

END ARCHITUCTURE behavior;

以上程序通過軟件編譯后生成數字頻率計的邏輯功能模塊圖如圖3所示。

以下是程序的仿真波形(見圖4),標準頻率為20 MHz,被測信號頻率為0.1 MHz,仿真時間設為120 μs。

圖3 數字頻率計邏輯功能模塊圖

圖4 數字頻率計仿真結果

從仿真的結果可以看出,在定時脈沖CL到來時,計數器并沒有開始計數,而是等到被測信號的上升沿到來時,START信號才開啟,計數器開始計數,定時脈沖結束時,計數器也是等到被測信號的上升沿到來時才結束計數,實現了多周期同步測頻。圖4中被測信號頻率的計算方法如式(1)所示。與系統預設值相同,可以實現所需的功能。

3.2 PC104接口電路實現

該設計中PC104接口電路部分在Max+PlusⅡ中用原理圖的方式實現。使用的PC104總線信號有地址線A0~A9、數據線D0~D7、讀寫信號線IOR/IOW、復位信號RESET、中斷信號IRQ3、地址允許線AEN。在PC104總線的接口電路部分遵循一個原則:就是輸出加鎖存,輸入加緩沖驅動。該接口電路示意如圖5所示,首先地址線的A3~A9位與外部波段開關設置地址及AEN信號通過譯碼電路中的比較器進行比較,若相同,則說明該模塊被選中,然后根據A0~A2的譯碼結果,結合讀寫信號線產生輸出鎖存器74HC273及輸入緩沖器74HC244的脈沖信號或使能信號,完成對數字頻率計及外部電路的讀寫及控制。在總線工作方式上采用中斷方式。設計中,將計數器的實際計數結束信號EEND作為總線的中斷觸發信號IRQ3,以此來提高PC104總線的工作效率。該接口邏輯的仿真結果如圖6所示。

從仿真結果可以看出,接口邏輯可以很好地控制外部繼電器的接通,產生清零及定時脈沖,并能正確地讀取數字頻率計的計數結果,實現模塊預定的功能。該接口邏輯已在實驗中得到了驗證。

3.3 PC104應用程序設計

在調試該模件時系統采用Windows Me操作系統,編譯環境采用TC 3.0。主程序包括系統初始化、中斷初始化、接通繼電器及產生清零和定時脈沖模塊。在中斷服務程序中主要完成了讀取計數值、計算頻率值及顯示打印功能。它的程序流程圖如圖7所示,在此不再列出具體代碼列。

圖5 PC104總線接口邏輯

圖6 PC104總線接口邏輯仿真結果

圖7 PC104應用程序流程圖

4 實驗結果

實驗采用的方法是將板載的20 MHz的晶振在CPLD內部分別進行2分頻和20分頻,得到10 MHz和1 MHz的信號,然后再將這兩個頻率信號分別進行2,4,6,8分頻,得到共9個被測信號,閘門時間為1 s,測試結果如表1所示。

表1 測試結果

被測頻率值實測值誤差

1 MHz1.000 000 MHz0

5 MHz5.000 000 MHz0

2.5 MHz2.500 000 MHz0

1.25 MHz1.250 000 MHz0

0.625 MHz0.625 000 MHz0

500 kHz500.000 000 kHz0

250 kHz250.000 000 kHz0

125 kHz125.000 000 kHz0

62.5 kHz62.498 295 kHz2.7×10-5

由測試結果可以看出,模件的測頻精度較高,完全能夠滿足一般性測試系統的需要。

5 結 語

采用多周期同步測頻技術設計并實現了基于PC104總線和CPLD的測頻模件。給出硬件設計原理圖和數字頻率計的VHDL程序源代碼,PC104總線的接口邏輯電路,最后得出仿真結果,編制了PC104總線應用程序。實際應用表明,該模件精度高,穩定性好,能夠很好地完成對頻率量測試的任務。

參考文獻

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[10]侯伯亨,顧新.VHDL硬件描述語言與數字邏輯電路設計[M].西安:西安電子科技大學出版社,1999.

數字頻率計范文第5篇

在測量技術中，使用比較廣泛的是對寬頻率范圍的時間和寬的頻率測量技術。而數字式的頻率和時間的測量技術具有精度高，讀數方便等優點，因而成為當前普遍使用的時間和頻率的測量方式。雖然構成測量頻率的儀器使用直接計數的方法構成是最簡單的，但是直接計數方法的測量精度并不高，而且隨著被測信號頻率的變化測量精度也會變化，而多周期同步測量的方法雖然沒有在實質上達到提高測量精度的目的，但是對高低頻信號能實現相同的測量分辨率[1]。這種測頻方法在實現高精度頻率測量的同時大大減少了對硬件的需求，從而對電路的體積也實現了小型化。

2.基本原理

使用多周期同步法測頻技術，可以提高測量精度，并且可以實現整個測量頻段內的等精度測量，其原理就是多周期同步法測頻技術的閘門時間隨著被測信號周期的變化而變化，實現了與被測信號周期的同步，從而消除了對被測信號計數產生的誤差[2]。

如圖1，一開始，閘門電路等待時基閘門電路發出的開啟信號，計數器檢測到被測信號的上升沿后才開始計數[3]。接著，計數器A對被測信號計數，計數器B對時基脈沖技術。而當閘門關閉等到時基閘門電路給出的信號后，兩組計數器一直等到被測信號上升沿到來的時刻才真正結束計數，從而完成一次測量過程?？梢钥闯鰰r基閘門與設定的閘門并不是嚴格相等，但最大差值不會超過被測信號的一個周期，被測信號的計數值是準確的不存在±1誤差。

被測信號頻率的計算方法如下：

設被測信號的計數值為N，對時基信號的計數值為N0，時基信號的頻率為，閘門時間為，則被測信號的頻率為：

計數器的開閉與被測信號是完全同步的，即在實際閘門中包含整數個被測信號的完整周期，因而不存在對被測信號計數的±1誤差，由上式微分可得：

得到測量分辨率為：

由上式可以看出，測量分辨率與被測信號頻率的大小無關，僅與實際閘門時間及時基頻率有關，即實現了被測頻帶內的等精度測量。閘門時間越長，時基頻率越高，分辨率越高。

3.軟件各模塊設計與仿真

3.1 時基閘門模塊

時基閘門模塊的主要功能是為兩個計數器提供清零信號和時基閘門信號，同時為計數器A提供結果輸出的控制信號。由于整個系統的標準頻率信號為50MHz，量程為5Hz—200MHz，為了盡量提高測量精度，采用的閘門時間為1s。具體實現方法為將標準信號計數分頻計數產生2Hz左右的信號，將該信號的高電平作為閘門時間，在信號的低電平的時刻，根據計數器的計數值，先后分別產生數據輸出信號和清零信號。圖2是該模塊的仿真結果。

3.2 計數模塊

具體的實現方式為，首先由時基閘門電路給出閘門開啟信號，此時，計數器A和B并不開始計數，而是等到被測信號的上升沿到來時，計數器A才真正開始計數，與此同時計數器A輸出另一個閘門開啟信號，計數器B接到A的閘門信號后開始計數。然后，兩組計數器分別對被測信號和時基脈沖計數。當時基閘門電路給出閘門關閉信號后，計數器A和B并不立即停止計數，而是等到被測信號上升沿到來的時刻計數器A才真正結束計數，與此同時計數器A輸出一個閘門關閉信號，計數器B收到該信號后停止計數，完成一次測量過程?？梢钥闯觯瑢嶋H閘門與設定的閘門并不嚴格相等，但最大差值不超過被測信號的一個周期，被測信號的計數值是準確的不存在±1誤差。

3.3 運算處理單元

運算處理單元是整個系統最復雜的部分，也是整個系統消耗資源最多的部分。整個運算處理單元要完成兩個計數結果的運算處理，同時將處理得到的二進制結果轉換成二進制的BCD碼。本設計中乘法器的設計直接采用綜合工具元件庫內的乘法器，用booth編碼和WALLACE TREE的結構實現。倒數單元采用除法器實現，考慮到是無符號的除法，本設計中采用的是基本的存儲式除法器。BCD碼的轉換主要采用除法器和加法器實現，由于本設計要得到除法運算的商和余數。所以除法器的設計沒有采用乘法器實現，而直接采用常系數除法器完成除10運算。圖3是該模塊的方框圖。

4.實驗結果

實驗測試數據如表1所示。

`5.結束語

本文所采用的等精度頻率測量原理，由被測信號來啟動計數器的時基閘門，實現了被測信號的無誤差計數。實驗表明，該頻率計基本達到了預期的設計指標?？朔藗鹘y的直接測頻法和測周法的缺點，能在頻率范圍變化較大時，都有比較高的測量精度。

參考文獻

[1]林建英，宋野.高精度數字頻率計的FPGA設計實現[J].電測與儀表，2001，38(432)：5—7.

[2]周欣.高精度恒誤差數字頻率計設計[J].南京氣象學院學報，2000，23(3)：435—439.