集成電路設(shè)計(jì)

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集成電路設(shè)計(jì)范文第1篇

2001年我國新增“集成電路設(shè)計(jì)與集成系統(tǒng)”本科專業(yè)，2003年至2009年，我國在清華大學(xué)、北京大學(xué)、復(fù)旦大學(xué)等高校分三批設(shè)立了20個大學(xué)集成電路人才培養(yǎng)基地，加上原有的“微電子科學(xué)與工程”專業(yè)，目前，國內(nèi)已有近百所高校開設(shè)了微電子相關(guān)專業(yè)和實(shí)訓(xùn)基地，由此可見，國家對集成電路行業(yè)人才培養(yǎng)的高度重視。在新形勢下，集成電路相關(guān)專業(yè)的“重理論輕實(shí)踐”、“重教授輕自學(xué)輕互動”的傳統(tǒng)人才培養(yǎng)模式已不再適用。因此，探索新的人才培養(yǎng)方式，改革集成電路設(shè)計(jì)類課程體系顯得尤為重要。傳統(tǒng)人才培養(yǎng)模式的“重理論、輕實(shí)踐”方面，可從課程教學(xué)學(xué)時安排上略見一斑。例如：某高?！澳M集成電路設(shè)計(jì)”課程，總學(xué)時為80，其中理論為64學(xué)時，實(shí)驗(yàn)為16學(xué)時，理論與實(shí)驗(yàn)學(xué)時比高達(dá)4∶1。由于受學(xué)時限制，實(shí)驗(yàn)內(nèi)容很難全面覆蓋模擬集成電路的典型結(jié)構(gòu)，且實(shí)驗(yàn)所涉及的電路結(jié)構(gòu)、器件尺寸和參數(shù)只能由授課教師直接給出，學(xué)生在有限的實(shí)驗(yàn)學(xué)時內(nèi)僅完成電路的仿真驗(yàn)證工作。由于缺失了根據(jù)所學(xué)理論動手設(shè)計(jì)電路結(jié)構(gòu)，計(jì)算器件尺寸，以及通過仿真迭代優(yōu)化設(shè)計(jì)等環(huán)節(jié)，使得眾多應(yīng)屆畢業(yè)生走出校園后普遍不具備直接參與集成電路設(shè)計(jì)的能力。“重教授、輕自學(xué)、輕互動”的傳統(tǒng)教學(xué)方式也備受詬病。課堂上，授課教師過多地關(guān)注知識的傳授，忽略了發(fā)揮學(xué)生主動學(xué)習(xí)的主觀能動性，導(dǎo)致教師教得很累，學(xué)生學(xué)得無趣。

2集成電路設(shè)計(jì)類課程體系改革探索和教學(xué)模式的改進(jìn)

2014年“數(shù)字集成電路設(shè)計(jì)”課程被列入我校卓越課程的建設(shè)項(xiàng)目，以此為契機(jī)，卓越課程建設(shè)小組對集成電路設(shè)計(jì)類課程進(jìn)行了探索性的“多維一體”的教學(xué)改革，運(yùn)用多元化的教學(xué)組織形式，通過合作學(xué)習(xí)、小組討論、項(xiàng)目學(xué)習(xí)、課外實(shí)訓(xùn)等方式，營造開放、協(xié)作、自主的學(xué)習(xí)氛圍和批判性的學(xué)習(xí)環(huán)境。

2．1新型集成電路設(shè)計(jì)課程體系探索

由于統(tǒng)一的人才培養(yǎng)方案，造成了學(xué)生“學(xué)而不精”局面，培養(yǎng)出來的學(xué)生很難快速適應(yīng)企業(yè)的需求，往往企業(yè)還需追加6～12個月的實(shí)訓(xùn)，學(xué)生才能逐漸掌握專業(yè)技能，適應(yīng)工作崗位。因此，本卓越課程建設(shè)小組試圖根據(jù)差異化的人才培養(yǎng)目標(biāo)，探索新型集成電路設(shè)計(jì)類課程體系，重新規(guī)劃課程體系，突出課程的差異化設(shè)置。集成電路設(shè)計(jì)類課程的差異化，即根據(jù)不同的人才培養(yǎng)目標(biāo)，開設(shè)不同的專業(yè)課程。比如，一些班級側(cè)重培養(yǎng)集成電路前端設(shè)計(jì)的高端人才，其開設(shè)的集成電路設(shè)計(jì)類課程包括數(shù)字集成電路設(shè)計(jì)、集成電路系統(tǒng)與芯片設(shè)計(jì)、模擬集成電路設(shè)計(jì)、射頻電路基礎(chǔ)、硬件描述語言與FPGA設(shè)計(jì)、集成電路EDA技術(shù)、集成電路工藝原理等；另外的幾個班級，則側(cè)重于集成電路后端設(shè)計(jì)的高端人才培養(yǎng)，其開設(shè)的集成電路設(shè)計(jì)類課程包括數(shù)字集成電路設(shè)計(jì)、CMOS模擬集成電路設(shè)計(jì)、版圖設(shè)計(jì)技術(shù)、集成電路工藝原理、集成電路CAD、集成電路封裝與集成電路測試等。在多元化的培養(yǎng)模式中，加入實(shí)訓(xùn)環(huán)節(jié)，為期一年，設(shè)置在第七、八學(xué)期。學(xué)生可自由選擇，或留在學(xué)校參與教師團(tuán)隊(duì)的項(xiàng)目進(jìn)行實(shí)訓(xùn)，或進(jìn)入企業(yè)實(shí)習(xí)，以此來提高學(xué)生的專業(yè)技能與綜合素質(zhì)。

2．2理論課課堂教學(xué)方式的改進(jìn)

傳統(tǒng)的課堂理論教學(xué)方式主要“以教為主”，缺少了“以學(xué)為主”的互動環(huán)節(jié)和自主學(xué)習(xí)環(huán)節(jié)。通過增加以學(xué)生為主導(dǎo)的學(xué)習(xí)環(huán)節(jié)，提高學(xué)生學(xué)習(xí)的興趣和學(xué)習(xí)效果。改進(jìn)措施如下：

（1）適當(dāng)降低精講學(xué)時。精講學(xué)時從以往的占課程總學(xué)時的75％～80％，降低為30％～40％，課程的重點(diǎn)和難點(diǎn)由主講教師精講，精講環(huán)節(jié)重在使學(xué)生掌握扎實(shí)的理論基礎(chǔ)。

（2）增加課堂互動和自學(xué)學(xué)時。其學(xué)時由原來的占理論學(xué)時不到5％增至40％～50％。

（3）采用多樣化課堂教學(xué)手段，包括團(tuán)隊(duì)合作學(xué)習(xí)、課堂小組討論和自主學(xué)習(xí)等，激發(fā)學(xué)生自主學(xué)習(xí)的興趣。比如，教師結(jié)合當(dāng)前本專業(yè)國內(nèi)外發(fā)展趨勢、研究熱點(diǎn)和實(shí)踐應(yīng)用等，將課程內(nèi)容凝練成幾個專題供學(xué)生進(jìn)行小組討論，每小組人數(shù)控制在3～4人，課堂討論時間安排不低于課程總學(xué)時的30％［3］。專題內(nèi)容由學(xué)生通過自主學(xué)習(xí)的方式完成，小組成員在查閱大量的文獻(xiàn)資料后，撰寫報告，在課堂上與師生進(jìn)行交流。課堂理論教學(xué)方式的改進(jìn)，充分調(diào)動了學(xué)生的學(xué)習(xí)熱情和積極性，使學(xué)生從被動接受變?yōu)橹鲃訉W(xué)習(xí)，既活躍了課堂氣氛，也營造了自主、平等、開放的學(xué)習(xí)氛圍。

2．3課程實(shí)驗(yàn)環(huán)節(jié)的改進(jìn)

為使學(xué)生盡快掌握集成電路設(shè)計(jì)經(jīng)驗(yàn)，提高動手實(shí)踐能力，探索一種內(nèi)容合適、難度適中的集成電路設(shè)計(jì)實(shí)驗(yàn)教學(xué)方法勢在必行。本課程建設(shè)小組將從以下幾個方面對課程實(shí)驗(yàn)環(huán)節(jié)進(jìn)行改進(jìn)：

（1）適當(dāng)提高教學(xué)實(shí)驗(yàn)課時占課程總學(xué)時的比例，使理論和實(shí)驗(yàn)學(xué)時的比例不高于2∶1。

（2）增加課外實(shí)驗(yàn)任務(wù)。除實(shí)驗(yàn)學(xué)時內(nèi)必須完成的實(shí)驗(yàn)外，教師可增設(shè)多個備選實(shí)驗(yàn)供學(xué)生選擇。學(xué)生可在開放實(shí)驗(yàn)室完成相關(guān)實(shí)驗(yàn)內(nèi)容，為學(xué)生提供更多的自主思考和探索空間。

（3）提升集成電路設(shè)計(jì)實(shí)驗(yàn)室的軟、硬件環(huán)境。本專業(yè)通過申請實(shí)驗(yàn)室改造經(jīng)費(fèi)，已完成多個相關(guān)實(shí)驗(yàn)室的軟、硬件升級換代。目前，實(shí)驗(yàn)室配套完善的EDA輔助電路設(shè)計(jì)軟件，該系列軟件均為業(yè)界認(rèn)可且使用率較高的軟件。

（4）統(tǒng)籌安排集成電路設(shè)計(jì)類課程群的教學(xué)實(shí)驗(yàn)環(huán)節(jié)，力爭使課程群的實(shí)驗(yàn)內(nèi)容覆蓋設(shè)計(jì)全流程。由于集成電路設(shè)計(jì)類課程多、覆蓋面大，且由不同教師進(jìn)行授課，因此課程實(shí)驗(yàn)分散，難以統(tǒng)一。本課程建設(shè)小組為了提高學(xué)生的動手能力和就業(yè)競爭力，全面規(guī)劃、統(tǒng)籌安排課程群內(nèi)的所有實(shí)驗(yàn)，使學(xué)生對集成電路設(shè)計(jì)的全流程都有所了解。

3工程案例教學(xué)法的應(yīng)用

為提升學(xué)生的工程實(shí)踐經(jīng)驗(yàn)，我們將工程案例教學(xué)法貫穿于整個課程群的理論、實(shí)驗(yàn)和作業(yè)環(huán)節(jié)。下面以模擬集成電路中的典型模塊多級放大器的設(shè)計(jì)為例，對該教學(xué)方法在課程中的應(yīng)用進(jìn)行詳細(xì)介紹。

3．1精講環(huán)節(jié)

運(yùn)算放大器是模擬系統(tǒng)和混合信號系統(tǒng)中一個完整而又重要的部分，從直流偏置的產(chǎn)生到高速放大或?yàn)V波，都離不開不同復(fù)雜程度的運(yùn)算放大器。因此，掌握運(yùn)算放大器知識是學(xué)生畢業(yè)后從事模擬集成電路設(shè)計(jì)的基礎(chǔ)。雖然多級運(yùn)算放大器的電路規(guī)模不是很大，但是在設(shè)計(jì)過程中，需根據(jù)性能指標(biāo)，謹(jǐn)慎挑選運(yùn)放結(jié)構(gòu)，合理設(shè)計(jì)器件尺寸。運(yùn)算放大器的性能指標(biāo)指導(dǎo)著設(shè)計(jì)的各個環(huán)節(jié)和幾個比較重要的設(shè)計(jì)參數(shù)，如開環(huán)增益、小信號帶寬、最大功率、輸出電壓（流）擺幅、相位裕度、共模抑制比、電源抑制比、轉(zhuǎn)換速率等。由于運(yùn)算放大器的設(shè)計(jì)指標(biāo)多，設(shè)計(jì)過程相對復(fù)雜，因此其工作原理、電路結(jié)構(gòu)和器件尺寸的計(jì)算方法等，這部分內(nèi)容需要由主講教師精講，其教學(xué)內(nèi)容可以放在“模擬集成電路設(shè)計(jì)”課程的理論學(xué)時里。

3．2作業(yè)環(huán)節(jié)

課后作業(yè)不僅僅是課堂教學(xué)的鞏固，還應(yīng)是課程實(shí)驗(yàn)的準(zhǔn)備環(huán)節(jié)。為了彌補(bǔ)缺失的學(xué)生自主設(shè)計(jì)環(huán)節(jié)，我們將電路結(jié)構(gòu)的設(shè)計(jì)和器件尺寸、相關(guān)參數(shù)的手工計(jì)算過程放在作業(yè)環(huán)節(jié)中完成。這樣做既不占用寶貴的實(shí)驗(yàn)學(xué)時，又提高了學(xué)生的分析問題和解決問題的能力。比如兩級運(yùn)算放大器的設(shè)計(jì)和仿真實(shí)驗(yàn)，運(yùn)放的設(shè)計(jì)指標(biāo)為：直流增益＞80dB；單位增益帶寬＞50MHz；負(fù)載電容為2pF；相位裕度＞60°；共模電平為0．9V（VDD＝1．8V）；差分輸出擺幅＞±0．9V；差分壓擺率＞100V／μs。在上機(jī)實(shí)驗(yàn)之前，主講教師先將該運(yùn)放的設(shè)計(jì)指標(biāo)布置在作業(yè)中，學(xué)生根據(jù)教師指定的設(shè)計(jì)參數(shù)完成兩級運(yùn)放結(jié)構(gòu)選型及器件尺寸、參數(shù)的手工計(jì)算工作，仿真驗(yàn)證和電路優(yōu)化工作在實(shí)驗(yàn)學(xué)時或課外實(shí)訓(xùn)環(huán)節(jié)中完成。

3．3實(shí)驗(yàn)環(huán)節(jié)

在課程實(shí)驗(yàn)中，學(xué)生使用EDA軟件平臺將作業(yè)中設(shè)計(jì)好的電路輸入并搭建相關(guān)仿真環(huán)境，進(jìn)行仿真驗(yàn)證工作。學(xué)生根據(jù)仿真結(jié)果不斷優(yōu)化電路結(jié)構(gòu)和器件尺寸，直至所設(shè)計(jì)的運(yùn)算放大器滿足所有預(yù)設(shè)指標(biāo)。其教學(xué)內(nèi)容可放在“模擬集成電路設(shè)計(jì)”或“集成電路EDA技術(shù)”課程里［4］。

3．4版圖設(shè)計(jì)環(huán)節(jié)

版圖是電路系統(tǒng)和集成電路工藝之間的橋梁，是集成電路設(shè)計(jì)不可或缺的重要環(huán)節(jié)。通過集成電路的版圖設(shè)計(jì)，可將立體的電路系統(tǒng)變?yōu)橐粋€二維的平面圖形，再經(jīng)過工藝加工還原為基于硅材料的立體結(jié)構(gòu)。兩級運(yùn)算放大器屬于模擬集成電路，其版圖設(shè)計(jì)不僅要滿足工藝廠商提供的設(shè)計(jì)規(guī)則，還應(yīng)考慮到模擬集成電路版圖設(shè)計(jì)的準(zhǔn)則，如匹配性、抗干擾性以及冗余設(shè)計(jì)等。其教學(xué)內(nèi)容可放在課程群中“版圖設(shè)計(jì)技術(shù)”的實(shí)驗(yàn)環(huán)節(jié)完成。通過理論環(huán)節(jié)、作業(yè)環(huán)節(jié)以及實(shí)驗(yàn)的迭代仿真和版圖設(shè)計(jì)環(huán)節(jié)，使學(xué)生掌握模擬集成電路的前端設(shè)計(jì)到后端設(shè)計(jì)流程，以及相關(guān)EDA軟件的使用，具備了直接參與模擬集成電路設(shè)計(jì)的能力。

4結(jié)語

集成電路設(shè)計(jì)范文第2篇

【關(guān)鍵詞】集成電路 設(shè)計(jì)方法 IP技術(shù)

基于CMOS工藝發(fā)展背景下，CMOS集成電路得到了廣泛應(yīng)用，即到目前為止，仍有95%集成電路融入了CMOS工藝技術(shù)，但基于64kb動態(tài)存儲器的發(fā)展，集成電路微小化設(shè)計(jì)逐漸引起了人們關(guān)注。因而在此基礎(chǔ)上，為了迎合集成電路時代的發(fā)展，應(yīng)注重在當(dāng)前集成電路設(shè)計(jì)過程中從微電路、芯片等角度入手，對集成電路進(jìn)行改善與優(yōu)化，且突出小型化設(shè)計(jì)優(yōu)勢。以下就是對集成電路設(shè)計(jì)與IP設(shè)計(jì)技術(shù)的詳細(xì)闡述，望其能為當(dāng)前集成電路設(shè)計(jì)領(lǐng)域的發(fā)展提供參考。

1 當(dāng)前集成電路設(shè)計(jì)方法

1.1 全定制設(shè)計(jì)方法

集成電路，即通過光刻、擴(kuò)散、氧化等作業(yè)方法，將半導(dǎo)體、電阻、電容、電感等元器件集中于一塊小硅片，置入管殼內(nèi)，應(yīng)用于網(wǎng)絡(luò)通信、計(jì)算機(jī)、電子技術(shù)等領(lǐng)域中。而在集成電路設(shè)計(jì)過程中，為了營造良好的電路設(shè)計(jì)空間，應(yīng)注重強(qiáng)調(diào)對全定制設(shè)計(jì)方法的應(yīng)用，即在集成電路實(shí)踐設(shè)計(jì)環(huán)節(jié)開展過程中通過版圖編輯工具，對半導(dǎo)體元器件圖形、尺寸、連線、位置等各個設(shè)計(jì)環(huán)節(jié)進(jìn)行把控，最終通過版圖布局、布線等，達(dá)到元器件組合、優(yōu)化目的。同時，在元器件電路參數(shù)優(yōu)化過程中，為了滿足小型化集成電路應(yīng)用需求，應(yīng)遵從“自由格式”版圖設(shè)計(jì)原則，且以緊湊的設(shè)計(jì)方法，對每個元器件所連導(dǎo)線進(jìn)行布局，就此將芯片尺寸控制到最小狀態(tài)下。例如，隨機(jī)邏輯網(wǎng)絡(luò)在設(shè)計(jì)過程中，為了提高網(wǎng)絡(luò)運(yùn)行速度，即采取全定制集成電路設(shè)計(jì)方法，滿足了網(wǎng)絡(luò)平臺運(yùn)行需求。但由于全定制設(shè)計(jì)方法在實(shí)施過程中，設(shè)計(jì)周期較長，為此，應(yīng)注重對其的合理化應(yīng)用。

1.2 半定制設(shè)計(jì)方法

半定制設(shè)計(jì)方法在應(yīng)用過程中需借助原有的單元電路，同時注重在集成電路優(yōu)化過程中，從單元庫內(nèi)選取適宜的電壓或壓焊塊，以自動化方式對集成電路進(jìn)行布局、布線，且獲取掩膜版圖。例如，專用集成電路ASIC在設(shè)計(jì)過程中為了減少成本投入量，即采用了半定制設(shè)計(jì)方法，同時注重在半定制設(shè)計(jì)方式應(yīng)用過程中融入門陣列設(shè)計(jì)理念，即將若干個器件進(jìn)行排序，且排列為門陣列形式，繼而通過導(dǎo)線連接形式形成統(tǒng)一的電路單元，并保障各單元間的一致性。而在半定制集成電路設(shè)計(jì)過程中，亦可采取標(biāo)準(zhǔn)單元設(shè)計(jì)方式，即要求相關(guān)技術(shù)人員在集成電路設(shè)計(jì)過程中應(yīng)運(yùn)用版圖編輯工具對集成電路進(jìn)行操控，同時結(jié)合電路單元版圖，連接、布局集成電路運(yùn)作環(huán)境，達(dá)到布通率100%的集成電路設(shè)計(jì)狀態(tài)。從以上的分析中即可看出，在小型化集成電路設(shè)計(jì)過程中，強(qiáng)調(diào)對半定制設(shè)計(jì)方法的應(yīng)用，有助于縮短設(shè)計(jì)周期，為此，應(yīng)提高對其的重視程度。

1.3 基于IP的設(shè)計(jì)方法

基于0.35μmCMOS工藝的推動下，傳統(tǒng)的集成電路設(shè)計(jì)方式已經(jīng)無法滿足計(jì)算機(jī)、網(wǎng)絡(luò)通訊等領(lǐng)域集成電路應(yīng)用需求，因而在此基礎(chǔ)上，為了推動各領(lǐng)域產(chǎn)業(yè)的進(jìn)一步發(fā)展，應(yīng)注重融入IP設(shè)計(jì)方法，即在集成電路設(shè)計(jì)過程中將“設(shè)計(jì)復(fù)用與軟硬件協(xié)同”作為導(dǎo)向，開發(fā)單一模塊，并集成、復(fù)用IP，就此將集成電路工作量控制到原有1/10，而工作效益提升10倍。但基于IP視角下，在集成電路設(shè)計(jì)過程中，要求相關(guān)工作人員應(yīng)注重通過專業(yè)IP公司、Foundry積累、EDA廠商等路徑獲取IP核，且基于IP核支撐資源獲取的基礎(chǔ)上，完善檢索系統(tǒng)、開發(fā)庫管理系統(tǒng)、IP核庫等，最終對1700多個IP核資源進(jìn)行系統(tǒng)化整理，并通過VSIA標(biāo)準(zhǔn)評估方式，對IP核集成電路運(yùn)行環(huán)境的安全性、動態(tài)性進(jìn)行質(zhì)量檢測、評估，規(guī)避集成電路故障問題的凸顯，且達(dá)到最佳的集成電路設(shè)計(jì)狀態(tài)。另外，在IP集成電路設(shè)計(jì)過程中，亦應(yīng)注重增設(shè)HDL代碼等檢測功能，從而滿足集成電路設(shè)計(jì)要求，達(dá)到最佳的設(shè)計(jì)狀態(tài)，且更好的應(yīng)用于計(jì)算機(jī)、網(wǎng)絡(luò)通訊等領(lǐng)域中。

2 集成電路設(shè)計(jì)中IP設(shè)計(jì)技術(shù)分析

基于IP的設(shè)計(jì)技術(shù)，主要分為軟核、硬核、固核三種設(shè)計(jì)方式，同時在IP系統(tǒng)規(guī)劃過程中，需完善32位處理器，同時融入微處理器、DSP等，繼而應(yīng)用于Internet、USB接口、微處理器核、UART等運(yùn)作環(huán)境下。而IP設(shè)計(jì)技術(shù)在應(yīng)用過程中對測試平臺支撐條件提出了更高的要求，因而在IP設(shè)計(jì)環(huán)節(jié)開展過程中，應(yīng)注重選用適宜的接口，寄存I/O，且以獨(dú)立性IP模塊設(shè)計(jì)方式，對芯片布局布線進(jìn)行操控，簡化集成電路整體設(shè)計(jì)過程。此外，在IP設(shè)計(jì)技術(shù)應(yīng)用過程中，必須突出全面性特點(diǎn)，即從特性概述、框圖、工作描述、版圖信息、軟模型/HDL模型等角度入手，推進(jìn)IP文件化，最終實(shí)現(xiàn)對集成電路設(shè)計(jì)信息的全方位反饋。另外，就當(dāng)前的現(xiàn)狀來看，IP設(shè)計(jì)技術(shù)涵蓋了ASIC測試、系統(tǒng)仿真、ASIC模擬、IP繼承等設(shè)計(jì)環(huán)節(jié)，且制定了IP戰(zhàn)略，因而有助于減少IP集成電路開發(fā)風(fēng)險，為此，在當(dāng)前集成電路設(shè)計(jì)工作開展過程中應(yīng)融入IP設(shè)計(jì)技術(shù)，并建構(gòu)AMBA總線等，打造良好的集成電路運(yùn)行環(huán)境，強(qiáng)化整體電路集成度，達(dá)到最佳的電路布局、規(guī)劃狀態(tài)。

3 結(jié)論

綜上可知，集成電路被廣泛應(yīng)用于計(jì)算機(jī)等產(chǎn)業(yè)發(fā)展領(lǐng)域，推進(jìn)了社會的進(jìn)步。為此，為了降低集成電路設(shè)計(jì)風(fēng)險，減少開發(fā)經(jīng)費(fèi)，縮短開發(fā)時間，要求相關(guān)技術(shù)人員在集成電路設(shè)計(jì)工作開展過程中應(yīng)注重強(qiáng)調(diào)對基于IP的設(shè)計(jì)方法、半定制設(shè)計(jì)方法、全定制設(shè)計(jì)方法等的應(yīng)用，同時注重引入IP設(shè)計(jì)技術(shù)理念，完善ASIC模擬、系統(tǒng)測試等集成電路設(shè)計(jì)功能，最終就此規(guī)避電路開發(fā)中故障問題的凸顯，達(dá)到最佳的集成電路開發(fā)、設(shè)計(jì)狀態(tài)。

參考文獻(xiàn)

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集成電路設(shè)計(jì)范文第3篇

關(guān)鍵詞:專用集成電路設(shè)計(jì);創(chuàng)新;教學(xué);探討

中圖分類號:G424文獻(xiàn)標(biāo)識碼:A文章編號:1009-3044(2010)04-0920-02

Discussing about How to Teach the "Design of Application-Specific Integrated Circuit" Course

WU Yu-hua

(Beijing Electronic Science and Technology Institute, Beijing 100070, China)

Abstract: "Design of Application-Specific Integrated Circuit" is an important specialty course. In this paper, we will discuss the teaching technique about this course of non-micro-electronics specialty. Combining the teaching practice, several teaching experiences about "Design of Application-Specific Integrated Circuit" course are summarized.

Key words: design of application-specific integrated circuit; innovate; teaching; discuss

《專用集成電路設(shè)計(jì)》是電氣信息類專業(yè)開設(shè)的一門比較重要的專業(yè)課。為了培養(yǎng)寬口徑、基礎(chǔ)扎實(shí)的集成電路設(shè)計(jì)人才,滿足IC行業(yè)對人才的大量需求,無論是在微電子專業(yè),還是在相關(guān)的其他電氣信息類專業(yè),不少重點(diǎn)高等院校都已經(jīng)開設(shè)了本門課程。在學(xué)生已經(jīng)掌握了模擬電子技術(shù)、數(shù)字電子技術(shù)和一定的晶體管原理知識的基礎(chǔ)上,通過學(xué)習(xí)《專用集成電路設(shè)計(jì)》課,進(jìn)行ASIC設(shè)計(jì)理論的學(xué)習(xí)和實(shí)踐的強(qiáng)化,進(jìn)一步掌握集成電路和電路系統(tǒng)的設(shè)計(jì)知識,提高集成電路設(shè)計(jì)能力,增長集成電路設(shè)計(jì)經(jīng)驗(yàn);通過理論教學(xué)和實(shí)踐教學(xué),來加強(qiáng)電氣信息類專業(yè)學(xué)生的電路設(shè)計(jì)基礎(chǔ)、版圖設(shè)計(jì)基礎(chǔ)以及集成電路設(shè)計(jì)各環(huán)節(jié)的驗(yàn)證知識等,培養(yǎng)學(xué)生在集成電路設(shè)計(jì)方面的研究興趣,為后續(xù)課程的學(xué)習(xí)和進(jìn)一步的深造打好基礎(chǔ)。

由于專業(yè)建設(shè)和人才培養(yǎng)的需要,北京電子科技學(xué)院同樣開設(shè)了《專用集成電路設(shè)計(jì)》的專業(yè)選修課,授課對象是電子信息工程專業(yè)的本科生,由于非微電子的專業(yè)背景原因,他們并不具備足夠的半導(dǎo)體物理、晶體管原理等知識,因此在本課程的教學(xué)過程中,必然要針對具體對象,調(diào)整教學(xué)內(nèi)容,創(chuàng)新教學(xué)思路,加強(qiáng)教學(xué)研究,找到一種適合于非微電子專業(yè)本科生的教學(xué)思想和教學(xué)方法。通過教學(xué)實(shí)踐,學(xué)生對于課程組在這一課程中的創(chuàng)新、探索和具體的教學(xué)方法比較認(rèn)可。這里把我們在《專用集成電路設(shè)計(jì)》課教學(xué)實(shí)踐中的初步探索做一些總結(jié),希望與大家分享。

1 結(jié)合實(shí)際合理設(shè)置授課內(nèi)容,以學(xué)生能夠接受為目標(biāo)

電子信息工程專業(yè)的學(xué)生在學(xué)習(xí)《專用集成電路設(shè)計(jì)》課程之前,已經(jīng)系統(tǒng)地學(xué)習(xí)了《電路分析》、《模擬電子技術(shù)》、《數(shù)字電子技術(shù)》、《EDA技術(shù)》等有關(guān)電子技術(shù)和電路系統(tǒng)的課程,對于電路系統(tǒng)的設(shè)計(jì)已經(jīng)有了一定的理解,并進(jìn)行過比較系統(tǒng)的動手實(shí)踐訓(xùn)練,為進(jìn)一步學(xué)習(xí)《專用集成電路設(shè)計(jì)》課程打下了比較堅(jiān)實(shí)的知識基礎(chǔ)和實(shí)踐基礎(chǔ)。但是由于專業(yè)背景的原因,該專業(yè)不太可能只是為了《專用集成電路設(shè)計(jì)》課而專門開設(shè)《半導(dǎo)體物理》、《晶體管原理》等這些在微電子專業(yè)才有的課程,因此,與微電子專業(yè)相比,電子信息工程專業(yè)的本科生欠缺有關(guān)晶體管原理和半導(dǎo)體工藝等方面的必要知識。在設(shè)置授課內(nèi)容時,必然要考慮到這一點(diǎn),總的原則應(yīng)當(dāng)是以學(xué)生能夠接受、但又不應(yīng)該過于輕松接受為目標(biāo),而且要盡量避免與《EDA技術(shù)》等課程的知識重復(fù)。

根據(jù)我們的課程內(nèi)容設(shè)置原則,將《專用集成電路設(shè)計(jì)》課的講授內(nèi)容分為以下幾章:第一章:ASIC設(shè)計(jì)概述;第二章:CMOS邏輯;第三章:ASIC庫設(shè)計(jì);第四章:ASIC的前端設(shè)計(jì);第五章:ASIC的后端設(shè)計(jì);第六章:可測性設(shè)計(jì)技術(shù);第七章:SOC設(shè)計(jì)技術(shù)簡介。在各章的講授中,占用課時較多的分別是第二章、第三章和第五章。在講授時強(qiáng)調(diào)培養(yǎng)學(xué)生的系統(tǒng)設(shè)計(jì)能力,使學(xué)生對專用集成電路的設(shè)計(jì)、制造、測試等一整套流程有一般性、整體性的了解,建立專用集成電路的基本概念和方法,了解IC領(lǐng)域的最新發(fā)展趨勢,激發(fā)學(xué)生潛在的對集成電路前、后端設(shè)計(jì)的興趣。為了配合理論教學(xué),提升教學(xué)效果,還設(shè)置了合適的實(shí)驗(yàn)教學(xué)內(nèi)容。

2 注重實(shí)驗(yàn)教學(xué)效果,以培養(yǎng)動手實(shí)踐能力為目標(biāo)

集成電路設(shè)計(jì)類課程除了理論教學(xué)以外,實(shí)驗(yàn)教學(xué)尤為重要,因?yàn)檫@類課程對學(xué)生的訓(xùn)練重點(diǎn)正是在于動手實(shí)驗(yàn),提前接觸到未來在進(jìn)一步的研究和工作中可能會應(yīng)用到的一些軟件工具、設(shè)計(jì)流程以及設(shè)計(jì)技巧等,這樣才能促進(jìn)學(xué)生理論與實(shí)踐相結(jié)合,真正幫助學(xué)生掌握ASIC設(shè)計(jì)技術(shù)。因此本課程要更加注重實(shí)驗(yàn)教學(xué)效果,著力培養(yǎng)學(xué)生的動手實(shí)踐能力,進(jìn)而使學(xué)生能夠更加準(zhǔn)確、具體和形象地掌握在課堂上學(xué)到的理論知識。根據(jù)這一原則,經(jīng)過試用修訂,我們專門編印了《專用集成電路設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書》,根據(jù)大綱的變化,使用工具版本的提高,目前已經(jīng)編印了2007版和2009版的實(shí)驗(yàn)指導(dǎo)書,共設(shè)計(jì)了五個實(shí)驗(yàn),具體是:實(shí)驗(yàn)一:IC設(shè)計(jì)工具的使用;實(shí)驗(yàn)二:單元電路的前端設(shè)計(jì);實(shí)驗(yàn)三:標(biāo)準(zhǔn)單元的版圖繪制與驗(yàn)證;實(shí)驗(yàn)四:四位加法器和減法器ASIC的設(shè)計(jì);實(shí)驗(yàn)五:計(jì)數(shù)器ASIC的設(shè)計(jì)。每個實(shí)驗(yàn)3學(xué)時,其中實(shí)驗(yàn)二、實(shí)驗(yàn)四和實(shí)驗(yàn)五為綜合性、設(shè)計(jì)性實(shí)驗(yàn)。

選用一種合適的集成電路設(shè)計(jì)工具是順利進(jìn)行實(shí)踐教學(xué)的關(guān)鍵。我們選用了美國Tanner Research公司開發(fā)的一種優(yōu)秀集成電路設(shè)計(jì)工具――Tanner Tools Pro,它雖然在功能上不如Cadence、Synopsys等大型工具強(qiáng)大,但它的最大優(yōu)點(diǎn)是成本低,可以在PC機(jī)上使用,而且圖形處理速度快,編輯功能強(qiáng),便于學(xué)習(xí),使用方便,特別適用于高校進(jìn)行相關(guān)的教學(xué)和科研工作。Tanner Pro工具在美國和臺灣的很多大學(xué)中早已被廣泛應(yīng)用,臺灣不少IC設(shè)計(jì)企業(yè)也在使用Tanner Pro工具。該工具較新版本為Tanner Tools Pro 13.0,主要包含了S-EDIT(原理圖編輯)、L-EDIT(版圖編輯)、T-SPICE(電路仿真)、W-EDIT(波形觀察)和LVS(版圖與原理圖比對)等幾個功能不同的子工具,滿足了集成電路設(shè)計(jì)從前端到后端、設(shè)計(jì)驗(yàn)證的一系列過程的需要,完全可以適用于《專用集成電路設(shè)計(jì)》課程的實(shí)踐教學(xué)。通過我們在課程實(shí)驗(yàn)、畢業(yè)設(shè)計(jì)等實(shí)踐教學(xué)環(huán)節(jié)的使用,發(fā)現(xiàn)學(xué)生對這個工具上手快、掌握熟,對于以后使用其他的IC設(shè)計(jì)工具也有一定的幫助,而且培養(yǎng)了他們將來涉足IC設(shè)計(jì)領(lǐng)域的興趣和信心。圖1是學(xué)生在實(shí)踐教學(xué)中得到的一個版圖設(shè)計(jì)結(jié)果。

3 適當(dāng)講授最新技術(shù)進(jìn)展,以讓學(xué)生跟上行業(yè)發(fā)展腳步為目標(biāo)

我們都知道,集成電路設(shè)計(jì)技術(shù)、制造工藝等的發(fā)展速度飛快,遵循著集成電路最小特征尺寸以每三年減小70%的速度下降、集成度每年翻一番和價格每兩年下降一半的著名的摩爾定律,集成電路的設(shè)計(jì)和制造技術(shù)發(fā)展日新月異。因此,在《專用集成電路設(shè)計(jì)》的教學(xué)過程中,必須要根據(jù)教學(xué)大綱的要求,在系統(tǒng)講授已經(jīng)設(shè)置好的教學(xué)內(nèi)容的前提下,結(jié)合具體授課內(nèi)容,適當(dāng)講授最新技術(shù)進(jìn)展,以期讓學(xué)生跟上集成電路設(shè)計(jì)行業(yè)發(fā)展的腳步,并不斷將這些新技術(shù)、新進(jìn)展、新方法、新工具、新工藝融入到授課內(nèi)容中,做到授課內(nèi)容常講常新。其實(shí)這除了讓學(xué)生可以接受到最新的知識和了解到該領(lǐng)域最新進(jìn)展之外,同時也是一個教學(xué)相長的過程,對于教師的教學(xué)和相關(guān)科研也是一種無形的促進(jìn),可以督促教師不斷地跟蹤與IC設(shè)計(jì)、制造相關(guān)的最新研究成果,并進(jìn)行精心的組織,將這些成果有機(jī)融入到課程教學(xué)中,做到授課內(nèi)容的不斷更新,而且這樣也才能夠避免一份講稿多年重復(fù)使用,保證教師在教學(xué)中的激情,增強(qiáng)教學(xué)效果。

在這里僅僅舉一個具體例子。在一次講授到集成電路工藝的內(nèi)容時,作者為同學(xué)們講授了不斷發(fā)展的集成電路工藝水平,以及所遇到的工藝發(fā)展瓶頸對于摩爾定律的挑戰(zhàn),還具體講到了Intel公司新推出的0.45nm工藝的CPU,它采用了大大不同于以往的工藝方法,這次工藝變革可以稱得上是“拯救摩爾定律”的一大技術(shù)進(jìn)展。本次課后,不少同學(xué)紛紛通過互聯(lián)網(wǎng)等來查閱這一最新工藝的具體情形,表現(xiàn)出了濃厚的學(xué)習(xí)興趣。

4 創(chuàng)新課程考查方式,以激發(fā)學(xué)生進(jìn)一步的研究興趣為目標(biāo)

一門課程的考查方式如何,對于這門課程能不能按照教師的預(yù)想,達(dá)到既定的最終教學(xué)目的,有著比較重要的作用。傳統(tǒng)的一張?jiān)嚲砣ァ翱肌背鰧W(xué)生學(xué)習(xí)效果的方式雖然比較簡單省事,但卻過于單調(diào),雖然從某種程度上能夠考查出學(xué)生對這門課程知識的掌握程度,但是對于激發(fā)學(xué)生在學(xué)完這門課程之后,對本學(xué)科、本領(lǐng)域進(jìn)行進(jìn)一步研究的興趣卻作用不大。由于自從接受學(xué)校教育以來經(jīng)歷了無數(shù)次的考試,不少學(xué)生厭煩考試的情緒比較嚴(yán)重,恨不得考完后把教材、作業(yè)、筆記等都馬上丟棄,這是現(xiàn)實(shí)存在的、我們必須得承認(rèn)的事實(shí)。從某種意義上說,通過考試來考查學(xué)生的學(xué)習(xí),有時對最終教學(xué)目標(biāo)的實(shí)現(xiàn)會起到一定的反作用。而且單純考試的方式也很難發(fā)現(xiàn)學(xué)生對于這門課、這個領(lǐng)域、這個行業(yè)的獨(dú)特想法和創(chuàng)新思路。

作者在《專用集成電路設(shè)計(jì)》教學(xué)過程中,結(jié)合課程的專業(yè)特點(diǎn),積極探索并實(shí)踐了采用提交論文和現(xiàn)場答辯相結(jié)合的課程考查方式,即在課程講授到二分之一左右時,布置給學(xué)生論文題目,對于論文的范圍、參考文獻(xiàn)的篇數(shù)、論文的格式和字?jǐn)?shù)等做出明確而具體的規(guī)范,要求學(xué)生在最后一次課之前提交自己的論文,做好答辯ppt,并利用專門的時間集中進(jìn)行答辯,每位學(xué)生對自己準(zhǔn)備的論文,進(jìn)行5分鐘左右的講解,并接受教師和其他學(xué)生的提問。通過創(chuàng)新課程考查方式,提交論文和現(xiàn)場答辯相結(jié)合,讓學(xué)生在準(zhǔn)備論文和答辯材料的過程中對專用集成電路設(shè)計(jì)的有關(guān)內(nèi)容和工藝、方法等有了更加深刻的理解,并有了一個系統(tǒng)的知識梳理過程,現(xiàn)場答辯的方式也更能夠展現(xiàn)學(xué)生對于集成電路設(shè)計(jì)的一些獨(dú)特的思路和創(chuàng)新性的理解,學(xué)生在經(jīng)歷這一過程時,也促使自己積極思考,主動研究,努力去探索和集成電路、微電子學(xué)有關(guān)的一些研究方法和最新進(jìn)展,激發(fā)自己在完成本門課程的學(xué)習(xí)后、甚至是大學(xué)畢業(yè)后進(jìn)行進(jìn)一步研究的興趣和信心;另外還在這個過程中提升了學(xué)生的論文寫作能力、科學(xué)研究能力。

5 結(jié)束語

《專用集成電路設(shè)計(jì)》課(或者其他名稱的類似課程)在不少設(shè)有微電子學(xué)專業(yè)的重點(diǎn)大學(xué)中開設(shè)較為普遍,但在沒有微電子學(xué)專業(yè)的高校特別是非重點(diǎn)高校中開設(shè)并不多,對于該課程教學(xué)實(shí)踐中的一些具體的方法研究和探討需要更加深入。作者在教學(xué)實(shí)踐中,緊密圍繞本校、本專業(yè)的培養(yǎng)目標(biāo),以授課對象為主體,遵循課程的教學(xué)規(guī)律和科學(xué)研究規(guī)律,選擇合適的授課內(nèi)容和教學(xué)方法,并且不斷地對此進(jìn)行探索和研究,收到了初步的教學(xué)效果。當(dāng)然,教學(xué)創(chuàng)新永無止境,教學(xué)方法的研究和探討不能止步,作為一名年輕教師,在今后的教學(xué)實(shí)踐中,作者將在加強(qiáng)學(xué)習(xí)以及與同行交流的前提下,進(jìn)一步拓寬和創(chuàng)新教學(xué)思路,探索和完善教學(xué)模式,研究和更新教學(xué)內(nèi)容,學(xué)習(xí)和探討教學(xué)技巧,敢于創(chuàng)新,善于創(chuàng)新,真正做到教好書,育好人。

參考文獻(xiàn):

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集成電路設(shè)計(jì)范文第4篇

由于時鐘樹工作在高頻狀態(tài),隨著芯片規(guī)模增大,時鐘樹規(guī)模也迅速增大,通過集成clockgating電路降低時鐘樹功耗是目前時序數(shù)字電路系統(tǒng)設(shè)計(jì)時節(jié)省功耗最有效的處理方法。Clockgating的集成可以在RTL設(shè)計(jì)階段實(shí)現(xiàn),也可以在綜合階段用工具進(jìn)行自動插入。由于利用綜合工具在RTL轉(zhuǎn)換成門級網(wǎng)表時自動插入clockgating的方法簡單高效,對RTL無需進(jìn)行改動,是目前廣為采用的clockgating集成方法。

本文將詳細(xì)介紹clockgating的基本原理以及適用的各種clockgating策略,在實(shí)際設(shè)計(jì)中,應(yīng)根據(jù)設(shè)計(jì)的特點(diǎn)來選擇合適的clockgating,從而實(shí)現(xiàn)面積和功耗的優(yōu)化。綜合工具在對design自動插入clockgating是需要滿足一定條件的:寄存器組(registerbank)使用相同的clock信號以及相同的同步使能信號,這里所說的同步使能信號包括同步set/reset或者同步loadenable等。圖1即為沒有應(yīng)用clockgating技術(shù)的一組registerbank門級電路,這組registerbank有相同的CLK作為clock信號,EN作為同步使能信號,當(dāng)EN為0時,register的輸出通過選擇器反饋給其輸入端保持?jǐn)?shù)據(jù)有效,只有當(dāng)EN為1時,register才會輸入新的DATAIN?？梢钥闯?即使在EN為0時,registerbank的數(shù)據(jù)處于保持狀態(tài),但由于clk一直存在,clktree上的buffer以及register一直在耗電,同時選擇電路也會產(chǎn)生功耗。

綜合工具如果使用clockgating技術(shù),那么對應(yīng)的RTL綜合所得的門級網(wǎng)表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clockgatingcell,LATCH的LD輸入端為registerbank的使能信號,LG端(即為LATCH的時鐘電平端)為CLK的反,LATCH的輸出ENL和CLK信號相與(ENCLK)作為registerbank的時鐘信號。如果使能信號EN為高電平,當(dāng)CLK為低時,LATCH將輸出EN的高電平,并在CLK為高時,鎖定高電平輸出,得到ENCLK,顯然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿進(jìn)行新的數(shù)據(jù)輸出,在其他時候保持原先的DATAOUT。從電路結(jié)構(gòu)進(jìn)行對比,對于一組registerbank(n個registercell)而言只需增加一個clockgatingcell,可以減少n個二路選擇器,節(jié)省了面積和功耗。從時序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明顯減少,同時LATCHcell的引入抑制了EN信號對registerbank的干擾,防止誤觸發(fā)。所以從面積/功耗/噪聲干擾方面而言,clockgating技術(shù)都具有明顯優(yōu)勢。

對于日益復(fù)雜的時序集成電路,可以根據(jù)design的結(jié)構(gòu)特點(diǎn),以前面所述的基本clockgating技術(shù)為基礎(chǔ)實(shí)現(xiàn)多種復(fù)雜有效的clockgating技術(shù),包括模塊級別(modulelevel)clockgating,增強(qiáng)型(enhanced)clockgating以及多級型和層次型clockgating技術(shù)。模塊級別的clockgating技術(shù)是在design中搜尋具備clockgat-ing條件的各個模塊,當(dāng)模塊有同步控制使能信號和共同CLK時,將這些模塊分別進(jìn)行clockgating,而模塊內(nèi)部的registerbank仍可以再進(jìn)行獨(dú)立的clockgating,也就是說模塊級別clockgating技術(shù)是可以和基本的registerbankclockgating同時使用。如果reg-isterbank只有2bit的register,常規(guī)基本的clockgating技術(shù)是不適用的,增強(qiáng)型和多級型clockgating都是通過提取各組registerbank的共同使能信號,而每組registerbank有各自的使能信號來實(shí)現(xiàn)降低togglerate。而層次型clockgating技術(shù)是在不同模塊間搜尋具備可以clockgating的register,也即提取不同模塊之間的共同使能信號和相關(guān)的CLK。

集成電路設(shè)計(jì)范文第5篇

硅通孔技術(shù)（TSV）是三維集成電路設(shè)計(jì)關(guān)鍵技術(shù)之一，本文從其制備、應(yīng)用于系統(tǒng)中的性能參數(shù)及其意義、具體設(shè)計(jì)主要思路三個方面，對TSV在三維集成電路設(shè)計(jì)中的基礎(chǔ)概況進(jìn)行分析探討。

【關(guān)鍵詞】硅通孔技術(shù) 三維集成電路 設(shè)計(jì)原則

三維集成電路是指多層面構(gòu)建集成電路，可進(jìn)一步擴(kuò)展布局空間，減少線路相互之間的干擾，解決信號擁堵問題，擴(kuò)大頻寬，降低功耗，最終提高系統(tǒng)性能。3D封裝是三維集成電路關(guān)鍵技術(shù)，主要包括裸片堆疊封裝、疊層封裝與封裝內(nèi)堆疊三種具體實(shí)現(xiàn)形式，各有優(yōu)劣。貫穿硅通孔技術(shù)（TSV）是一種系統(tǒng)級架構(gòu)技術(shù)，可實(shí)現(xiàn)層級間裸片互聯(lián)，是目前最先進(jìn)、應(yīng)用最廣泛的互聯(lián)方式之一。本次研究就基于硅通孔技術(shù)的三維集成電路基本設(shè)計(jì)進(jìn)行概述與分析。

1 TSV制備

TSV制備工藝據(jù)通孔制作工藝順序可分為先通孔與后通孔兩種，先通孔是指在制備IC時同時通孔，后者是指在制備IC后通孔。

前通孔主要特征包括：（1）工藝在CMOS或BEOL制備前應(yīng)用；（2）在元件設(shè)計(jì)階段即介入應(yīng)用；（3）需嚴(yán)格的CD控制；（4）通孔寬度為5-20μm；（5）深寬比AR3：1-10：1。而后通孔主要特征為：（1）工藝在BEOL或TSV鍵合（Bonding）制備后應(yīng)用；（2）在設(shè)計(jì)階段后期介入；（3）CD控制較寬松；（4）通孔寬度20-50μm；（5）深寬比AR3：1-15：1。

通孔刻蝕技術(shù)是TSV技術(shù)的核心，強(qiáng)調(diào)通孔尺寸一致性，無殘?jiān)?，形成需達(dá)到一定速度，規(guī)格設(shè)計(jì)具有一定靈活性，目前僅有IBM及其部分代工廠掌握該核心技術(shù)。通孔刻蝕技術(shù)主要可分為博世工藝技術(shù)、激光刻蝕技術(shù)，兩者各有優(yōu)劣。博士工藝孔徑大小、數(shù)目、深度無特殊要求，但孔徑側(cè)面較粗糙，材料成本高，需要光刻。激光刻蝕僅適用于>10μm孔徑通孔，孔徑數(shù)目也受吞吐量影響，但通孔側(cè)壁表明光滑，耗材低，無需光刻。

通孔后，TSV需進(jìn)行填充，涉及通孔絕緣、淀積與電鍍多個工藝步驟，使用材料包括硅烷、正硅酸丁酯等。填充時需要考慮填充絕緣、沉積溫度等多個方面因素，一個細(xì)節(jié)的疏忽都可能影響通孔性能，進(jìn)而影響系統(tǒng)穩(wěn)定性與功效。目前，主要填充技術(shù)包括濺射沉積、均勻淀積，但考慮到成本因素，電鍍銅是目前應(yīng)用最廣泛的硅通孔填充方式。

最后為實(shí)現(xiàn)晶體TSV互聯(lián)，需應(yīng)用TSV鍵合技術(shù)，目前最常用的鍵合技術(shù)包括金屬-金屬鍵合、氧化物共熔鍵合與高分子黏結(jié)鍵合。三種鍵合技術(shù)各有優(yōu)劣，應(yīng)用均十分廣泛，但均只適用于滿足電學(xué)特性的光滑鍵合表面，不能進(jìn)行機(jī)械表面與電學(xué)特性表面鍵合，金屬-金屬鍵合有望打破這種限制。

2 反映TSV性能的參數(shù)及其意義

2.1 互聯(lián)延時

全局互聯(lián)普遍被認(rèn)為是集成系統(tǒng)性能提升的設(shè)計(jì)瓶頸，全局互聯(lián)產(chǎn)生的連線延時決定系統(tǒng)時鐘頻率與速度傳輸限，創(chuàng)造一種更有效的互聯(lián)策略已成為當(dāng)今電路設(shè)計(jì)中研究熱點(diǎn)。緩沖器插入式目前應(yīng)用最廣泛的一種縮短全局互聯(lián)延時的設(shè)計(jì)，使用靈活，有助于減少硅通孔數(shù)目與集成密度，進(jìn)而降低互聯(lián)延時效應(yīng)，提高系統(tǒng)性能，降低誤差。

2.2 互聯(lián)功耗

互聯(lián)功耗與系統(tǒng)電路規(guī)模與集成密度有關(guān)，目前，互聯(lián)電容已取代門電路成為片上功耗與動態(tài)功耗主導(dǎo)因素，插入緩沖器后功耗與全局互聯(lián)規(guī)模有關(guān)。應(yīng)用硅通孔三維互聯(lián)構(gòu)架，可減少互聯(lián)需要，但卻需要更多的緩沖器，增加片上功耗，在設(shè)計(jì)PSV時，需充分考慮PSV功耗。

3 TSV三維集成具體設(shè)計(jì)主要思路

3.1 阻抗特性差異

三維集成雖然可緩解不同材料、工藝差異所產(chǎn)生的串?dāng)_噪聲，降低混合技術(shù)同化復(fù)雜度與電路模塊電磁干擾，最終降低成本，提高效效能，但與此同時，三維設(shè)計(jì)也增加了阻抗差異。阻抗差異后是源層互聯(lián)固有缺陷，應(yīng)用TSV技術(shù)互聯(lián)則增加了阻抗差異，進(jìn)一步放大了這種缺陷。因此將TSV應(yīng)用三維集成系統(tǒng)構(gòu)架中，需綜合考慮阻抗差異，盡力減少阻抗差異對互聯(lián)信號的影響，避免信號發(fā)生反射或失真。

3.2 熱管理與優(yōu)化

電路工作之中不可避免的發(fā)散熱量，熱效應(yīng)已成為影響集成電路功效、元件可靠性的重要因素之一。三維集成技術(shù)增加了芯片物理層數(shù)，頂端物理層與散熱片距離顯著增加；三維集成技術(shù)縮短了物理尺寸，芯片功耗密度顯著增加，熱效應(yīng)增加，芯片內(nèi)溫度上升，可能造成元件性能下降，電遷移失敗，甚至可能造成物理損毀。應(yīng)用TSV技術(shù)，可能影響整個芯片熱擴(kuò)散效果、途徑，因此在設(shè)計(jì)TSV系統(tǒng)構(gòu)架時，需對熱擴(kuò)散進(jìn)行預(yù)測，分析芯片內(nèi)外溫度分布，并提出熱優(yōu)化技術(shù)與策略，降低消熱阻。目前常采用的熱優(yōu)化技術(shù)策略為減薄襯底厚度，降低散熱片等效熱阻，熱驅(qū)動優(yōu)化，布局優(yōu)化，熱通孔插入，等。

4 碳納米管TSV設(shè)計(jì)

碳納米管具有優(yōu)良的電熱傳輸特性，平均自由程較長，耐高溫，是一種較理想的互聯(lián)材料，具有較大的發(fā)展?jié)摿?。碳納米管電流承載密度極限遠(yuǎn)高于銅，電子遷移穩(wěn)定，有助于克服承載不穩(wěn)定性TSV技術(shù)這一固有缺陷。碳納米管具有一維導(dǎo)體特性，熱特性較高，熱傳導(dǎo)率極高，可達(dá)到3000～8000W/m-K，將碳納米管應(yīng)用于TSV集成可極大的提高系統(tǒng)散熱能力。

5 小結(jié)

硅通孔技術(shù)是三維集成電路制造核心技術(shù)之一，其技術(shù)水平直接影響系統(tǒng)性能、穩(wěn)定性。電路設(shè)計(jì)工作者，在應(yīng)用TSV技術(shù)過程中，應(yīng)盡量采用時下成熟的TSV制備技術(shù)，把握具體設(shè)計(jì)思路，從提升系統(tǒng)整體性能出發(fā)，提升設(shè)計(jì)水平。同時，應(yīng)具有創(chuàng)新、探索精神，積極嘗試引入新材料、技術(shù)與理念，大膽嘗試，開闊設(shè)計(jì)思路，以探索更優(yōu)的設(shè)計(jì)方案。

參考文獻(xiàn)

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作者簡介

祝竹（1983-），女，安徽省宣城市人。2006年畢業(yè)于合肥學(xué)院，電子信息工程專業(yè)?，F(xiàn)為宣城職業(yè)技術(shù)學(xué)院電工與電子技術(shù)專業(yè)教師。研究方向?yàn)殡姽ぜ夹g(shù)與汽車電子類。