邏輯電路的設計
前言：想要寫出一篇令人眼前一亮的文章嗎？我們特意為您整理了5篇邏輯電路的設計范文，相信會為您的寫作帶來幫助，發現更多的寫作思路和靈感。
邏輯電路的設計范文第1篇
中圖分類號： TP331.1 文獻標識碼： A 文章編號：
1 組合邏輯電路的分析
組合邏輯電路的分析過程如下：
(1)由給定的邏輯電路圖，寫出輸出端的邏輯表達式；
(2)列出真值表；
(3)從真值炭概括出邏輯功能；
(4)對原電路進行改進設計，尋找最佳方案。
舉例說明分析過程如下：
已知邏輯電路如圖1所示，分析其功能。
解：第一步：寫出邏輯表達式。由前級到后級寫出各個門的輸出函數
第二步：如出真值表，如表2所示。
第三步；邏輯功能描述。真值表已經全面地反映了該電路的邏輯功能。下面用文字描
述其功能。達一步對初學者有一定的困難，但通過多練習，多接觸邏輯學問題，也不難
掌握。
由真值表可以看出，在輸入三變量中，只要有兩個以上變量為1，則輸出為1，故該電路可概括為：三變量多數表決器。
第四步；檢驗該電路設計是否最簡，并改進。
畫出卡諾圖，化簡結果與原電路一致，說明原設計合理，無改進的必要。
（圖1） （圖2）
2組合邏輯電路的設計
電路設計的任務就是根據功能設計電路。一般按如下步驟進行：
(1)將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔
細分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規定，然后列出真值表。
(2)進行函數化簡，化簡形式應依據選擇什么門而定。
(3)根據化簡結果和選定的門電路，畫出邏輯電路。
（例2）設計三變量表決器，其中A具有否決權。
解第一步：列出真值表。
設A、B、C分別代表參加表決的邏輯變量，F為表決結果。對于變量我們作如下規
定：A、B、C為1表示贊成，為0表示反對。F＝1表示通過，F＝0表示被否決。真值表如
圖3所示。
第二步：函數化簡。
我們選用與非門來實現。畫出卡諾圖，其化簡過程如圖4所示，邏輯電路如圖5所示。
（圖3）
（圖4）（圖5）
參考文獻：
1、羅朝杰．數字邏輯設計基礎．北京：人民郵電出版社，1982．
2、(美)納爾遜(Neslon，V．P．)，等．數字邏輯電路分析與設計．英文影印本．
華大學出版社，1997．
3、王毓銀．脈沖與數字電路．3版．北京：高等教育出版社，1999．
邏輯電路的設計范文第2篇
【關鍵詞】邏輯轉換儀；組合邏輯電路；化簡；變換
【Abstract】The main characteristic and using method of virtual instrument-Logic Converter are introduced，There are some typical combinational logic circuit in it.Example analysis shows that，Based on design of Combinational Logic Circuit based on Logic Converter is not only convenient， concise，and greatly improve the students’ interest in learning，strengthen the teaching effect.
【Key words】Logic Converter；Combinational logic Circuit；Simplify；Conversion
0 引言
組合邏輯電路設計作為數字電路的重要組成部分，不僅是對所學過的組合邏輯電路圖、真值表和邏輯函數表達式的鞏固和應用，而且是后續課程學習的重要基礎。然而筆者在以往數字電路的教學工程中發現，學生對組合邏輯電路的設計學習掌握比較困難，究其原因是在組合邏輯電路設計過程中，邏輯函數化簡和變換環節成了學生掌握該重要知識點的攔路虎。
通過筆者十余年的教學實踐證明，將Logic Converter應用于組合邏輯電路設計的教學過程中，不但可使其變得方便、簡潔，而且大大提高了學生的學習興趣，鞏固了課程教學效果，為后續課程的學習進一步奠定了基礎。
1 Logic Converter
Logic Converter（邏輯轉換儀）是仿真工具軟件Multisim特有的虛擬儀器之一，不僅在現實中沒有這種儀器，而且在當前其他的仿真軟件中也沒有，可謂名副其實的虛擬儀器。但它可以非常方便的實現邏輯電路、真值表和邏輯函數表達式的相互轉換。Logic Converter在Multisim軟件中的圖標和雙擊鼠標后的面板如圖1所示。
圖1所示Logic Converter面板共分為4個分區，最上面的A～H為8個輸入端，如邏輯變量需要3個，需用鼠標左鍵點擊A、B、C 3個對應輸入端即可；中間左邊空白區為顯示區，共分3個顯示欄，左邊顯示輸入變量取值所對應的個數，中間顯示輸入變量的各種二進制取值的組合，右邊顯示邏輯函數輸出對應的邏輯值；右邊的Conversions區為邏輯轉換區，通過點擊鼠標左鍵方便的實現邏輯電路、真值表和邏輯函數表達式等功能的相互轉換；最下面空白長條區為邏輯函數表達欄，用于邏輯函數表達式的顯示或輸入。
2 組合邏輯電路設計
組合邏輯電路設計是指根據提出的邏輯功能要求，設計出一個最佳的邏輯電路去滿足該邏輯要求的過程。組合邏輯電路的一般設計步驟如圖2所示。
在圖2所示的5個步驟中，邏輯函數化簡和變換之所以成為學生學習組合邏輯電路設計的攔路虎，是因為邏輯函數的代數法化簡，不但要求學生熟練的掌握邏輯函數的相關定律和規則，而且要有一定的技巧，特別對于化簡得到的是否為最簡式往往很難以確定。此時，大家都會想到卡諾圖不是可以解決是否為最簡式的這一問題嗎？但常常是卡諾圖的邏輯相鄰和“畫圈”使得學生望而卻步。
3 基于Logic Converter組合邏輯電路設計
下面就以數字電路中常見的血型配對指示器為例，采用Logic Converter對其進行設計。問題提出：設計一個血型配對指示器。輸血時供血者和受血者的血型配對情況如圖3所示，即同一血型之間可以相互輸血；AB型受血者可以接受任何血型的輸出；O型輸血者可以給任何血型的受血者輸血。要求當受血者血型與供血者血型符合要求時綠指示燈亮，否則紅指示燈亮。
根據提出的邏輯問題，按照圖2所示的組合邏輯電路設計步驟，首先對題目進行邏輯抽象，如表1所示。
打開Multisim軟件，用鼠標左鍵雙擊Logic Converter圖標后，得到其面板如圖4右邊所示，依據血型配對的邏輯抽象，點擊A、B、C、D4個輸入端，其對應的16種邏輯狀態隨即顯示出來，同時在顯示區的最右邊出現了16個，如圖4左邊所示，此時只需按周題目的邏輯要求逐一用鼠標單擊所對應的邏輯狀態，即完成了圖2中的列真值表的過程，其結果如圖4右邊所示。
根據真值表寫出邏輯函數表達式，只需點擊Conversions區的（從真值表到表達式）按鈕，這時在面板底部邏輯表達式欄將出現對應的用標準的與或式表示的邏輯函數表達式，如圖5左邊所示，其中表達式中的A表示邏輯變量A反變量，即為。
從所得到的邏輯表達式可看出，其為9項4個變量的與或表達式，如果借助代數法化簡，不僅工作量大，而且不易得到最簡式，即使采用邏輯圖化簡，也需要大量時間和精力去完成，而采用Logic Converter來化簡該函數，同樣只需只需點擊Conversions區的（從真值表到簡化表達式）按鈕，這時在面板底部邏輯表達式欄將出現對應的用最簡與或式表示的邏輯函數表達式，如圖5右邊所示。
最后，只需點擊Conversions區的（從真值表得到邏輯電路圖）按鈕，這時在Multisim編輯區的左上方得到由與門、或門和非門組成的圖5右邊所示的用最簡與或式表示的邏輯函數電路圖，如圖6虛線框內所示。其中輸出端Y所連接的紅、綠燈為后期驗證所增加的。
可見，基于Logic Converter組合邏輯電路設計，只需要輕輕的點擊鼠標就可將學生在學習組合邏輯電路設計的攔路虎―邏輯函數化簡變得方便、高效。
4 結束語
基于Logic Converter組合邏輯電路設計，不但使其變的簡單、高效、快捷，而且提高了學的學習興趣，同時對于鞏固課程教學效果，培養學生自主學習和計算機操作能力等都具有顯著效果，也符合當今教學過程中借助計算機輔助教學的趨勢。
【參考文獻】
[1]蔣卓勤，鄧玉元.Multisim2001及其在電子設計中的應用[M].西安電子科技大學出版社，2004.
[2]閔衛鋒.Multisim2001在《電子技術》教學中的應用[J].楊凌職業技術學院學報，2007.
邏輯電路的設計范文第3篇
【關鍵詞】時序邏輯電路；原始狀態；電路設計
1.引言
數字電子技術是自動化、電氣、通信、電子等電類專業必須掌握的重要專業基礎，是《數字電子技術》的核心內容、學習的重點和難點。而時序邏輯電路的設計是實踐教學的重要內容。時序邏輯電路的分析和設計只有通過對它的研究與實踐，才能真正具有設計數字電路的能力。目前同步時序邏輯電路的設計方法可按以下幾個步驟進行：設計要求；原始狀態圖；最簡狀態圖；狀態分配；選定觸發器類型，求出狀態方程、驅動方程和輸出方程；畫邏輯電路圖[1]-[3]。在數字電子技術的通用教材中，對時序邏輯電路設計方法的敘述不夠具體，以至于時序邏輯電路設計實例的設計過程往往不夠清晰，教學過程中學生難于理解和掌握。本文通過對具體設計實例的設計過程和步驟進行分析研究。提出強化原始狀態確定在給定邏輯問題的邏輯抽象過程中的應用，使設計過程更加清晰易懂。本文通過對具體實例的設計分析，對時序邏輯電路設計的一般規律、原則、方法及步驟作了探討和研究。
2.設計實例剖析
設計一個自動售飲料機的邏輯電路，它的投幣口每次只能投入一枚五角或一元的硬幣。投入一元五角錢硬幣后機器自動給出一杯飲料；投以兩元（兩枚一元）硬幣后，在給出飲料的同時找回一枚五角的硬幣。
此設計實例是很多數字電子技術課程教材時序邏輯電路設計部分的設計實例，但其設計分析過程不甚清晰，學生在學習過程中理解困難，原因之一就是對原始狀態的設定和分配沒有闡述或闡述不清晰，如果通過邏輯分析和邏輯抽象首先確定電路的原始狀態，那么后面的設計就會水到渠成。下面本文將從原始狀態確定開始，從新對此設計實例進行設計剖析。
（1）確定原始狀態
（2）原始狀態化簡
根據狀態化簡原則，首先尋找等價狀態，在相同的輸入下有相同的輸出并轉換到同一個次態的狀態為等價狀態。由表1-1可知，S0、S3和S4為等價狀態，合并為S0狀態。狀態含義分別為：S0為初始狀態，即等待新交易開始的狀態；S1為投入一枚五角硬幣后的狀態；S2為投入滿一元錢后的狀態。從而得到化簡后的狀態裝換表如表1-2所示。
（4）選定觸發器并列狀態及輸出方程
3.總結
在時序邏輯電路的設計過程中，原始狀態的分析和確定對于初學者來說非常重要，如果原始狀態與系統的實際工作狀態無法清晰地對應，后續所有的設計步驟都無從談起，因此，無論對教或學的任何一個角度而言，在時序邏輯電路的設計的設計步驟中強化原始狀態的確定都是十分重要的。本文通過對自動售貨系統設計過程中原始狀態的分析和確定，強化了對于給定邏輯問題的邏輯抽象過程中原始狀態的重要性，使時序邏輯電路的設計思路更加清晰。另外，在設計過程中，考慮到了一元和五角同時投入的情況，即A、B同時為1時電路的工作情況，減少了系統在實際工作過程中進入混亂狀態的幾率，使整個邏輯系統更趨完善。
參考文獻
[1]閻石.數字電子技術基礎(5版)[M].北京:高等教育出版社,2006.
[2]夏路易.數字電子技術基礎教程[M].北京:電子工業出版社,2009.
[3]秦曾煌.電工學簡明教程[M].北京:高等教育出版社,2001.
作者簡介：
邏輯電路的設計范文第4篇
【關鍵詞】搶答電路；定時電路；報警電路
1 課題研究的相關背景
搶答器在當下各種比賽中是非常受歡迎的一種設備，它可以快速有效的辨別出最先搶答到的選手。在早期，搶答器的組成很簡單，只有幾個三極管，可控硅和發光管等，辨認哪個選手優先搶到主要是通過發光管來辨別。而現在的搶答器，大部分是利用了單片機或是數字集成電路，并新添了許多功能，比如如選手號碼顯示、搶按前或搶按后的計時、選手得分顯示等功能。
隨著科技的發展，現在的搶答器有著數字化，智能化的方向發展，這就必然提高了搶答器的成本。鑒于現在小規模的知識競賽越來越多，操作簡單，經濟實用的小型搶答器必將大有市場。因此，我選擇簡易邏輯數字搶答器這一課題。
2 搶答器的工作原理簡介
搶答器的構造，它包括主電路和擴展的電路由兩部分組成。主電路完成基本搶答功能，當玩家按下搶答鍵之后，可以顯示參賽者的編號，同時阻止輸入的電路，阻止其他選手的回答。擴大的電路測試數字的工作。它的工作原理：啟動裝置后，主持人將開關撥到到"清除"的狀態、搶答器被禁用，編號顯示器關閉設置計時器顯示的時間；主持人將開關換到“開始”狀態，宣布“開始”搶答后。計時器開始倒計時，揚聲器發出聲音提示。參賽者在一個預定的時間期間在搶答時，搶答器完成：優先判斷，編號鎖存，編號顯示，揚聲器提示。一輪搶答之后，定時器停止，此時，禁止二次搶答、定時器顯示剩余時間。如果答案必須再次再一次，由主持人，“清除”和“開始”的切換。
3 搶答器的工作過程
如果想調節搶答時間或答題時間，按“加一”鍵或“減一”鍵進入調節狀態，此時會顯示現在設定的搶答時間或回答時間值，如想加一秒按一下“加1s”鍵，如果想減一秒按一下“減1s”鍵，時間LED上會顯示改變后的時間，調整范圍為0～99s， 0s時再減1s會跳到99，99s時再加1s會變到0s。
主持人按“搶答開始”鍵，會有提示音，并立刻進入搶答倒計時（預設15s搶答時間），如有選手搶答，會有提示音，并會顯示其號數并立刻進入回答倒計時（預設10s搶答時間），不進行搶答查詢，所以只有第一個按搶答的選手有效。倒數時間到小于5s會每秒響一下提示音。
如倒計時期間，主持人想停止倒計時可以隨時按“停止”按鍵，系統會自動進入準備狀態，等待主持人按“搶答開始”進入下次搶答計時。
如果主持人未按“搶答開始”鍵，而有人按了搶答按鍵，犯規搶答，LED上不斷閃爍FF和犯規號數并響個不，直到按下“停止”鍵為止。
4 搶答器的總體結構
圖1 總體方框圖
如圖1所示為總體方框圖 接通電源后，后臺工作人員將檢測開？S置“檢測”狀態，數碼管在正常清除下，顯示“■”；當后臺工作人員將檢測開關S置“搶答”狀態，主持按系統清除按鍵，搶答器處于禁止狀態，編號顯示器滅燈；主持人松開，宣布“開始”，搶答器工作。選手按動搶答按鍵，搶答器完成：優先判斷、編號鎖存、編號顯示。當一輪搶答之后，優先搶答選手的編號一直保持到主持人將系統清除為止。如果再次搶答必須由主持人再次按動系統清除按鍵。
5 優先判斷與編號鎖存電路
電路選用優先編碼器 74LS148 和鎖存器 74LS279 來完成。該電路主要完成兩個功能：一是，分辨出選手按鍵的先后，并鎖存優先搶答者的編號；二是，禁止其他選手按鍵，其按鍵操作無效。工作過程：系統清除按鍵按動時，74LS279的四個RS觸發器的置0端均為0，使四個觸發器均被置0。1Q為0，使74LS148的使能端■=0，74LS148處于允許編碼狀態，同時1Q為0，使74LS48的滅燈輸入端■=0，數碼管無顯示。這時搶答器處于準備搶答狀態。
當系統清除按鍵松開時，搶答器處于等待狀態。當有選手將按鍵開關按下時，搶答器將接受并顯示搶答結果，假設按下的是S4，則74LS148的編碼輸出為011，此代碼送入74LS279鎖存后，使4Q3Q2Q=100，亦即74LS148的輸入為0100；又74LS148的優先編碼標志輸出■為0，使1Q=1，即■=1，74LS48處于譯碼狀態，譯碼的結果顯示為“4”。同時1Q=1，使74LS148的■=1，74LS148處于禁止狀態，從而封鎖了其他按鍵的輸入。此外，當優先搶答者的按鍵松開再按下時，由于仍為1Q=1，使■=1，74LS148仍處于禁止狀態，確保不會接受二次按鍵時的輸入信號，保證了搶答者的優先性。
6 搶答器設計中的優先編碼電路
搶答器設計中的優先編碼電路完成兩個功能：一是，分辨出選手按鍵的先后，并鎖存優先搶答者的編號，同時譯碼顯示電路顯示編號；二是，禁止其他選手按鍵操作無效。
工作過程如下：
當把開關S放置在‘清除’端時，觸發器RS中的■端都為0，4個觸發器輸出置0，使74LS148的 ■=0，讓其在工作狀態中。開關S放置在‘開始’時，搶答器則是等待工作狀態，如現在選手按下時，74LS148的輸出■ ■ ■=010，■=0，經RS鎖存后，1Q=1，■=1，74LS48處于工作狀態，4Q3Q2Q=101，經譯碼顯示為‘5’。另，1Q=1，使74LS148 ■=1，處于禁止狀態，封鎖其他按鍵的輸入。當按鍵松開即按下時，74LS148的■=1，此時由于仍為1Q=1，使■=1，因此，74LS148還是在禁止的狀態中，保證了不會出現二次搶答，也確保了搶答者的優先搶答權。主持人將開關S重新放置在‘清除’位置上，可以進行下一輪的搶答。
（ 74LS148為8線-3線優先編碼器。）
7 搶答器設計中的定時電路
由節目主持人根據搶答題的難易程度，設定一次搶答的時間，通過預置時間電路對計數器進行預置，計數器的時鐘脈沖由秒脈沖電路提供。可預置時間的電路選用十進制同步加減計數器74LS192進行設計。本設計是以555構成震蕩電路，由74LS192來充當計數器，構成搶答器的倒計時電路。該電路簡單，無需用到晶振，芯片都是市場上容易購得的。設計功能完善，能實現直接清零、啟動。
8 搶答器的優點及組成
尤其是在知識比賽中做搶答題目時，其過程中，利用視覺判斷是很難判斷的，所以，需要設計出一個系統來確定哪位選手或者是哪一組選手先搶到的。我們可以利用單片機系統，其精確率哪怕兩組之間搶答的時間只差幾微秒，也可以判斷出來。以上問題（下轉第387頁）（上接第350頁）迎刃而解。
【參考文獻】
[1]趙保經，等.中國集成電路大全TTL集成電路分冊[M].北京：國防出版社，1985： 429-450，649-651，639-640.
邏輯電路的設計范文第5篇
隨著半超超導體技藝的飛速發展,存正正在圖像功能的嵌入式運用愈來愈多。從單位膠片、可視電話、多功能移動電話等耗費產品到門禁、數字視頻監視等輕輕工業主宰及安防產品,圖像網羅和處理已變遷次要的組成全體之一。圖像網羅需要中止同步信號的處理,比正常的A/D數據網羅歷程容易,電路的設計也較為困難。傳統PC上的圖像網羅卡都是正正在Philips、Brooktree等半超超導體公司需求的接口芯片基礎上,由專業公司開辟消耗。正正在嵌入式系統中沒有同的處理器和圖像傳感器的信號定義及接菱方式沒有同,沒有通用的接口芯片。于是,使用系統中的現有資源設計圖像網羅電路,可以減少機件部門、縮小產品體積和降低系統成本。由于,正常嵌入式系統中要求自行設計圖像網羅接口電路。朱文對于準于沒有同網羅速度的要求,提出了兩種圖像網羅接口電路的設計方法。
長遠市場上主流的圖像傳感器有CCD、CMOS兩種機件,過程CMOS機件上世紀90時期發作,近年來得到了迅速發展。傳感器的輸出有模擬和數字兩種。由于CMOS機件功耗小、使用方便,存正正在直接數字圖像輸出功能,90正正在設計時選用了CMOS數字輸出圖像傳感機件。其他方式機件的接口設計與該類似,將正正在談論中說明。
朱文方式做如下安排:第二整體簡述圖像信號的特點;第三、四整體區分介紹I/O和內存直接寫入兩種接口設計方法;最后整體是談論。
二、圖像信號介紹
圖1給出了采樣時鐘(PCLK)和輸出數據(D)之間的時序聯絡。正正在讀取圖像數據時用PCLK鎖存輸出數據。除采樣時鐘(PCLK)和數據輸出(D)外,還有水平地位的行同步信號(HSYNC))和垂直地位的場同步信號(VSYNC)。對于于隔行掃描機件,還有幀同步信號(FRAME)。如圖2,一幀包括兩場。圖2中窄的矩形條是同步脈沖,同步脈沖時代數據端口輸出的數據無效。
PLCK存正在時,圖像數據端口連續沒有斷地輸出數據。由于行之間以及場之間輸出數據無效,正正在網羅圖像數據必須考慮同步信號,讀取有效數據威力保證圖像的完整性。
三、I/O接口設計
對于于MCU、DSP處理器,I/O是最方便的訪問方式之一。以I/O方式讀取圖像數據沒有只可以簡化電路設計,況且次第也很簡單。但由于讀取每一個像素都要檢測狀態,正正在處理器速度低的情況下,讀取圖像慢。正正在處理器速度快或者許圖像網羅速度要求沒有高的運用中,I/O接菱方式是一個較好的選擇。
1、電路原理和結構
正正在圖像傳感器和處理器之間,使用兩個鎖存器區分鎖存狀態和圖像數據,處理器通過兩個I/O端口區分讀取。圖3中,正正在采樣時鐘的降落沿數據鎖存器保存傳感器輸出的圖像數據,當處理器通過I/O口讀取圖像時,數據鎖存器輸出數據。其它情況下,鎖存器輸出正在于高阻狀態。處理器通過狀態鎖存器讀取同步信號和圖像就緒(Ready)指示信號。正正在數據鎖存器保存圖像數據的同時,狀態鎖存器發作Ready信號(從‘0’到‘1’)。處理器讀取圖像數據時,Ready信號自動消除(從‘1’到‘0’)。處理器讀取狀態時鎖存器驅動總線,其他情況下輸出正在于高阻狀態。
2、圖像讀取清流線
要保證圖像的完整性就必須從一場圖像的第一行末尾讀取,對于于隔行掃描輸出的圖像則必須從一幀的第一行末尾讀取。讀取每行圖像數據時,則從該行的第一個像素末尾。因此,正正在讀取圖像數據前應先判斷場和行的起始位置。圖4是通過I/O接菱方式讀取圖像數據的清流線。讀取每個像素數據前先查詢數據狀態,如果數據已準備好則讀取數據。
3、同步信號檢測
為了簡化電路設計,用途理器直接讀取同步信號,然后找出場和行的起始位置。
? 從圖2可以看出,處理器讀取同步信號時,信號可以處正正在同步脈沖狀態(‘1’)或者許正常狀態(‘0‘)。對于于那些同步信號反向的機件,則區分為‘0’和‘1’。如果信號正在于同步脈沖狀態,第一次檢測到的正常狀態就起始位置。如果信號正在于正常狀態,則首先檢測到脈沖狀態,然后用異常的方法確定起始位置。
通過上述方法可以檢測出場的起始位置和行起始位置。
4、用VHDL設計鎖存器
正正在運用中,以上兩個鎖存器的功能和其他邏輯解散正正在一起,用可編程邏輯機件實現。下面區分為它們的VHDL表示。
設DO(0-7)是鎖存器輸出端,DI(0-7)是鎖存器輸入端,DM(0-7)是中間狀態,Data_R是數據讀信號(低電尋常有效),則數據鎖存器的VHDL描述為:
四、內存直接寫入接口設計
正正在處理器速度較慢且圖像數據輸出的頻率沒有能降低的情況下,采用上述I/O接口方法沒有能得到完整的圖像。于是,有些運用中要求能夠實時網羅圖像。為此,90們設計了高速數據圖像網羅方法―內存直接寫入法。由于SRAM訪問主宰簡單,電路設計方便,被大批嵌入式系統采用,朱文以SRAM作為存儲器。
1、電路原理和結構
內存直接寫入方法通過設計的圖像網羅主宰器(以下簡稱主宰器)沒有需處理器加入,直接將圖像數據寫入系統中的內存中,實現高速圖像網羅。
圖5是接口結構圖,當需要網羅圖像時,處理器向主宰器發出網羅請求,請求信號capture_r從高到低。主宰器接到請求脈沖后,發出處理器掛起請求信號HOLD,使處理器的外總線正在于高阻狀態,釋放出總線。主宰器收到處理器應答于HOLDA后管理總線,同時檢測圖像同步信號。當檢測到圖像末尾位置時,主宰器自動發作地方和讀寫主宰信號將圖像數據直接寫入內存中。圖像網羅完成后,主宰器自動將總線主宰權交還處理器,處理器繼續運行,主宰器中與網羅相關的狀態復位。主宰器可以根據同步信號或者許設定的網羅圖像大小確定網羅是否完成。
正正在圖5中,主宰器包括同步信號檢測、地方發生器、SRAM寫主宰器、總線主宰器和處理器握手電路名主要整體。同步信號檢測確定每一場(幀)和每一行的起始位置;地方發生器發作寫SRAM所需的地方;SRAM寫主宰器發作寫入時序;總線主宰器正正在網羅圖像時管理總線,網羅完成后自動釋放;處理器握手電路接受處理器告訴、發
總線管理請求和應答于處理器。 2、SRAM寫主宰時序
網羅圖像歷程中,主宰器自動將數據寫入到硬件設定的內存中。寫內存時,主宰器發作RAM地方(A)、片選信號(/CS)、讀信號(/RD)和寫信號(/WD),同時鎖存傳感器輸出的數據并送到數據總線(D)上。每寫入一個數據后,地方(A)自動增1。網羅時/CS保持有效(‘0’)狀態而/RD正在于無效狀態(‘1’)。地方A的變化必須與/WD和數據鎖存器和諧好威力保證圖像數據的有效性。
圖6是主宰器發作的SRAM信號時序圖。用PCLK作為地方發生器的輸入時鐘,且正正在其降落沿復古地方值。異常,正正在PCLK的上沿鎖存數據并輸出到總線上。將PCLK反相,作為/WD信號,使得正正在/WD的降落沿地方和數據穩定,確保寫入數據的有效性。
3、主宰器主要功能的VHDL描述
描述主宰器中全部功能的VHDL代碼較長,況且有些整體是常用的(如驗電料等)。圖像網羅狀態發作和同步信號的檢測是過程次要的整體。下面介紹這兩整體的VHDL描述。
同步信號檢測:
只需正正在網羅狀態capture_s有效時(‘1’)才檢測場同步信號,場同步信號下降沿置場有效狀態(vsync_s),場地方發生器溢出位vcount_o消除場有效狀態。只需正正在vsync_s有效情況下才檢測行同步信號,行同步信號下降沿置行有效狀態(hsync_s),行驗電料溢出信號hcount_o消除行述態。只需正在行狀態有效的情況下驗電料才使命,且將數據寫入RAM。
五、談論
90們正正在基于TI公司的TMS320C3X系列DSP開辟的嵌入式指紋圖像處理模塊中區分用上述兩種方法成功實現了指紋圖像的網羅。
采用I/O接菱方式最關鍵的是要求處理器的頻率遠高于圖像數據輸出的頻率。類似,如果處理的指令周期為20ns,讀取每個數據需要10個指令周期,則數據的輸出頻率沒有能逾越5MHz,它低于畸形的CMOS圖像傳感機件最快的數據輸出頻率。類似國內使用較多的OV7610和OV7620,其正常輸出數據頻率為13.5MHz。正正在運用歷程中,正常改變傳感器中寄存器的裝置值,降低其數據輸出頻率。
白文選用的是CMOS數字輸出圖像傳感器。對于于模擬視頻信號,正正在設計時應加同步聯合和A/D轉換電路。圖像網羅的數字接口和邏輯主宰與朱文相同。
