集成電路的設計方法及步驟

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集成電路的設計方法及步驟范文第1篇

關鍵詞：版圖設計；九天EDA系統；D觸發器

Full-Custom Layout Design Based on the Platform

of Zeni EDA System

YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin

（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）

Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.

Key words: layout design; Zeni EDA system; D flip-flop

1引言

集成電路（Integrated Circuit，IC）把成千上萬的電子元件包括晶體管、電阻、電容甚至電感集成在一個微小的芯片上。集成電路版圖設計的合理與否、正確與否直接影響到集成電路產品的最終性能[1]。目前，集成電路版圖設計的EDA （ Electronic Design Automation）工具較多，但主流的集成電路版圖設計的EDA工具價格昂貴，而我國自主開發的九天EDA系統，具有很高的性價比，為我們提供了理想的集成電路設計工具。

2基本概念

2.1 版圖

版圖是將三維的立體結構轉換為二維平面上的幾何圖形的設計過程，是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示。它包括了電路尺寸、各層拓撲定義等器件的相關物理信息，是設計者交付給代工廠的最終輸出。

2.2 版圖設計

它將電路設計中的每一個元器件包括晶體管、電阻、電容等以及它們之間的連線轉換成集成電路制造所需要的版圖信息。主要包括圖形劃分、版圖規劃、布局布線及壓縮等步驟[2]。版圖設計是實現集成電路制造的必不可少的環節，它不僅關系到集成電路的功能是否正確，而且會在一定程度上影響集成電路的性能、面積、成本與功耗及可靠性等[3]。版圖設計是集成電路從設計走向制造的橋梁。

2.3 集成電路版圖實現方法

集成電路版圖實現方法可以分為全定制（Full-Custom）設計和半定制（Semi-Custom）設計[4]。半定制設計方法包括門陣列設計方法、門海設計方法、標準單元設計方法、積木塊設計方法及可編程邏輯器件設計方法等。全定制設計方法是利用人機交互圖形系統，由版圖設計人員從每一個半導體器件的圖形、尺寸開始設計，直至整個版圖的布局和布線。全定制設計的特點是針對每一個元件進行電路參數和版圖參數的優化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生產成本。隨著設計自動化的不斷進步，全定制設計所占比例逐年下降[5]。

3九天EDA系統簡介

華大電子推廣的應用的九天EDA系統是我國自主研發的大規模集成電路設計EDA工具，與國際上主流EDA系統兼容，支持百萬門級的集成電路設計規模，可進行國際通用的標準數據格式轉換，它已經在商業化的集成電路設計公司以及東南大學等國內二十多所高校中得到了應用，特別是在模擬和高速集成電路的設計中發揮了作用，成功開發出了許多實用的集成電路芯片[6]。其主要包括下面幾個部分[7]：ZeniSE（ Schematic Editor）原理圖編輯工具，它可以進行EDIF格式轉換，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版圖編輯工具；它能提供多層次、多視窗、多單元的版圖編輯功能，同時能夠支持百萬門規模的版圖編輯操作；ZeniVERI （ Physical Design Verification Tools）版圖驗證工具它可以進行幾何設計規則檢查（DRC） 、電學規則檢查（ ERC） 及邏輯圖網表和版圖網表比較（LVS）等。

版圖設計用到的工具模塊是ZeniPDT，它具備層次化編輯和在線設計規則檢查能力，并提供標準數據寫出接口。其設計流程如圖1所示[8]，

4設計實例

任何一個CMOS數字電路系統都是由一些基本的邏輯單元（非門、與非門、或非門等）組成，而基本單元版圖的設計是基于晶體管級的電路圖設計的。因而在版圖設計中，主要涉及到如何設計掩膜版的形狀、如何排列晶體管、接觸孔的位置的安排以及信號引線的位置安排等。以下以一個用于數據采集的D觸發器為例進行設計。

4.1 D觸發器電路圖及工作原理

D觸發器電路圖，如圖2所示，此電路圖是通過九天EDA系統工具的ZSE模塊構建的，其基本工作原理是：首先設置CLB=1。當時鐘信號CLK=0時，DATA信號通過導通的TG1進入主寄存器單元，從寄存器由于TG4的導通而形成閉合環路，鎖存原來的信號，維持輸出信號不變。當CLK從0跳變到1時，主寄存器單元由于TG2的導通而形成閉合回路，鎖存住上半拍輸入的DATA信號，這個信號同時又通過TG3經一個與非門和一個反相器到達Q端輸出。當CLK再從1跳變到0時，D觸發器又進入輸入信號并鎖存原來的輸出狀態。對于記憶單元有時必須進行設置，電路中的CLB信號就擔當了觸發器置0 的任務。當CLB=0時，兩個與非門的輸出被強制置到1，不論時鐘處于0還是1，輸出端Q均被置為0。

4.2 D觸發器子單元版圖設計

圖2所示的D觸發器由五個反相器、兩個與非門、兩個傳輸門和兩個鐘控反相器組成。選擇適當的邏輯門單元版圖，用這些單元模塊構成D觸發器。

對于全定制的集成電路版圖設計，需要工作平臺，包括設計硬件、設計使用的EDA軟件以及版圖設計的工藝文件和規則文件。此D觸發器的設計硬件是一臺SUN Ultra10工作站，設計軟件是九天EDA系統，采用0.6um硅柵CMOS工藝。

CMOS反相器是數字電路中最基本單元，由一對互補的MOS管組成。上面為PMOS管（負載管），下面為NMOS管（驅動管）。由反相器電路的邏輯“非”功能可以擴展出“與非”、“或非”等基本邏輯電路，進而得到各種組合邏輯電路和時序邏輯電路。

在電路圖中，各器件端點之間所畫的線表示連線，可以用兩條線的簡單交叉來表示。但對于具體的物理版圖設計，必須關心不同連線層之間物理上的相互關系。在硅CMOS工藝中，不能把N型和 P型擴散區直接連接。因此，在物理結構上必須有一種實現簡單的漏極之間的連接方法。例如，在物理版圖中至少需要一條連線和兩個接觸孔。這條連線通常采用金屬線。可得如圖3（a）所示的反相器的局部的符號電路版圖。同理，可以通過金屬線和接觸孔制作MOS管源端連接到電源VDD和地VSS的簡單連線，如圖3（b）所示。電源線和地線通常采用金屬線，柵極連接可以用簡單的多晶硅條制作。圖3（c）給出了最后的符號電路版圖。

通過九天版圖設計工具繪制的反相器版圖如圖4所示。其他基本單元的版圖可依此建立。

4.3 D觸發器版圖設計

先建立一個名為DFF的庫，然后把建立的各個單元版圖保存在DFF庫中，同時在庫中建立名為dff的新單元。調用各子單元，并進行相應D觸發器的版圖布局，接著就是單元間的連線。主要用到的層是金屬1、金屬2和多晶硅進行連接布線。接觸孔是用來連接有源區和金屬1，通孔用來連接金屬1和金屬2，多晶硅和多晶硅以及相同層金屬之間可以直接連接。版圖設計完成后，再利用版圖驗證工具ZeniVERI對該版圖進行了版圖驗證。最后，經過驗證后D觸發器的版圖如圖5所示。

5結語

在分析CMOS 0.6um設計規則和工藝文件后，采用九天EDA系統，以D觸發器為例進行了版圖設計。實踐表明，九天EDA系統工具具有很好的界面和處理能力。該版圖已用于相關芯片的設計中，設計的D觸發器完全符合設計要求。

參考文獻

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集成電路的設計方法及步驟范文第2篇

 

集成電路(IntegratedCircuit)產業是典型的知識密集型、技術密集型、資本密集和人才密集型的高科技產業，是關系國民經濟和社會發展全局的基礎性、先導性和戰略性產業，是新一代信息技術產業發展的核心和關鍵，對其他產業的發展具有巨大的支撐作用。經過30多年的發展，我國集成電路產業已初步形成了設計、芯片制造和封測三業并舉的發展格局，產業鏈基本形成。但與國際先進水平相比，我國集成電路產業還存在發展基礎較為薄弱、企業科技創新和自我發展能力不強、應用開發水平急待提高、產業鏈有待完善等問題。在集成電路產業中，集成電路設計是整個產業的龍頭和靈魂。而我國集成電路設計產業的發展遠滯后于計算機與通信產業，集成電路設計人才嚴重匱乏，已成為制約行業發展的瓶頸。因此，培養大量高水平的集成電路設計人才，是當前集成電路產業發展中一個亟待解決的問題，也是高校微電子等相關專業改革和發展的機遇和挑戰。[1_4]

 

一、集成電路版圖設計軟件平臺

 

為了滿足新形勢下集成電路人才培養和科學研究的需要，合肥工業大學(以下簡稱"我校”從2005年起借助于大學計劃。我校相繼開設了與集成電路設計密切相關的本科課程，如集成電路設計基礎、模擬集成電路設計、集成電路版圖設計與驗證、超大規模集成電路設計 、 ASIC設計方法、硬件描述語言等。同時對課程體系進行了修訂，注意相關課程之間相互銜接，關鍵內容不遺漏，突出集成電路設計能力的培養，通過對課程內容的精選、重組和充實，結合實驗教學環節的開展，構成了系統的集成電路設計教學過程。56]

 

集成電路設計從實現方法上可以分為三種：全定制(fullcustom)、半定制(Semi-custom)和基于FPGA/CPLD可編程器件設計。全定制集成電路設計，特別是其后端的版圖設計,涵蓋了微電子學、電路理論、計算機圖形學等諸多學科的基礎理論，這是微電子學專業的辦學重要特色和人才培養重點方向，目的是給本科專業學生打下堅實的設計理論基礎。

 

在集成電路版圖設計的教學中，采用的是中電華大電子設計公司設計開發的九天EDA軟件系統(ZeniEDASystem),這是中國唯1的具有自主知識產權的EDA工具軟件。該軟件與國際上流行的EDA系統兼容，支持百萬門級的集成電路設計規模，可進行國際通用的標準數據格式轉換，它的某些功能如版圖編輯、驗證等已經與國際產品相當甚至更優，已經在商業化的集成電路設計公司以及東南大學等國內二十多所高校中得到了應用，特別是在模擬和高速集成電路的設計中發揮了強大的功能，并成功開發出了許多實用的集成電路芯片。

 

九天EDA軟件系統包括設計管理器，原理圖編輯器，版圖編輯工具，版圖驗證工具，層次版圖設計規則檢查工具，寄生參數提取工具，信號完整性分析工具等幾個主要模塊，實現了從集成電路電路原理圖到版圖的整個設計流程。

 

二、集成電路版圖設計的教學目標

 

根據培養目標結合九天EDA軟件的功能特點，在本科生三年級下半學期開設了為期一周的以九天EDA軟件為工具的集成電路版圖設計課程。

 

在集成電路版圖設計的教學中，首先對集成電路設計的_些相關知識進行回顧，介紹版圖設計的基礎知識，如集成電路設計流程，CMOS基本工藝過程，版圖的基本概念，版圖的相關物理知識及物理結構，版圖設計的基本流程，版圖的總體設計，布局規劃以及標準單元的版圖設計等。然后結合上機實驗，講解Unix和Linux操作系統的常用命令，詳細闡述基于標準單元庫的版圖設計流程，指導學生使用ZeniSE繪制電路原理圖，使用ZeniPDT進行NMOS/PMOS以及反相器的簡單版圖設計。在此基礎上，讓學生自主選擇_些較為復雜的單元電路進行設計，如數據選擇器、MOS差分放大器電路、二四譯碼器、基本RS觸發器、六管MOS靜態存儲單元等，使學生能深入理解集成電路版圖設計的概念原理和設計方法。最后介紹版圖驗證的基本思想及實現，包括設計規則的檢查(DRC),電路參數的檢查(ERC),網表一致性檢查(LVS),指導學生使用ZeniVERI等工具進行版圖驗證、查錯和修改。7]

 

集成電路版圖設計的教學目標是：

 

第熟練掌握華大EDA軟件的原理圖編輯器ZeniSE、版圖編輯模塊ZeniPDT以及版圖驗證模塊ZeniVER丨等工具的使用;了解工藝庫的概念以及工藝庫文件technology的設置，能識別基本單元的版圖，根據版圖信息初步提取出相應的邏輯圖并修改，利用EDA工具ZSE畫出電路圖并說明其功能，能夠根據版圖提取單元電路的原理圖。

 

第二，能夠編寫設計版圖驗證命令文件(commandfile)。版圖驗證需要四個文件(DRC文件、ERC文件、NE文件和LVS文件)來支持，要求學生能夠利用ZeniVER丨進行設計規則檢查DRC驗證并修改版圖、電學規則檢查(ERC)、版圖網表提取(NE)、利用LDC工具進行LVS驗證，利用LDX工具進行LVS的查錯及修改等。

 

第三，能夠基本讀懂和理解版圖設計規則文件的含義。版圖設計規則規定了集成電路生產中可以接受的幾何尺寸要求和可以達到的電學性能，這些規則是電路設計師和工藝工程師之間的_種互相制約的聯系手段，版圖設計規則的目的是使集成電路設計規范化，并在取得最佳成品率和確保電路可靠性的前提下利用這些規則使版圖面積盡可能做到最小。

 

第四，了解版圖庫的概念。采用半定制標準單元方式設計版圖，需要有統一高度的基本電路單元版圖的版圖庫來支持，這些基本單元可以是不同類型的各種門電路，也可以是觸發器、全加器、寄存器等功能電路，因此，理解并學會版圖庫的建立也是版圖設計教學的一個重要內容。

 

三、CMOS反相器的版圖設計的教學實例介紹

 

下面以一個標準CMOS反相器來簡單介紹一下集成電路版圖設計的一般流程。

 

1.內容和要求

 

根據CMOS反相器的原理圖和剖面圖，初步確定其版圖;使用EDA工具PDT打開版圖編輯器;在版圖編輯器上依次畫出P管和N管的有源區、多晶硅及接觸孔等;完成必要的連線并標注輸入輸出端。

 

2.設計步驟

 

根據CMOS反相器的原理圖和剖面圖，在草稿紙上初步確定其版圖結構及構成;打開終端，進入pdt文件夾，鍵入pdt,進入ZeniPDT版圖編輯器;讀懂版圖的層次定義的文件，確定不同層次顏色的對應，熟悉版圖編輯器各個命令及其快捷鍵的使用;在版圖編輯器上初步畫出反相器的P管和N管;檢查畫出的P管和N管的正確性，并作必要的修改，然后按照原理圖上的連接關系作相應的連線，最后檢查修改整個版圖。

 

3.版圖驗證

 

打開終端，進入zse文件夾，鍵入zse,進入ZeniSE原理圖編輯器，正確畫出CMOS反相器的原理圖并導出其網表文件;調出版圖設計的設計規則文件，閱讀和理解其基本語句的含義，對其作相應的路徑和文件名的修改以滿足物理驗證的要求;打開終端，進入pdt文件夾，鍵入pdt，進入ZeniPDT版圖編輯器，調出CMOS反相器的版圖，在線進行DRC驗證并修改版圖;對網表一致性檢查文件進行路徑和文件名的修改，利用LDC工具進行LVS驗證;如果LVS驗證有錯，貝懦要調用LDX工具，對版圖上的錯誤進行修改。

 

4.設計提示

 

要很好的理解版圖設計的過程和意義，應對MOS結構有一個深刻的認識;需要對器件做襯底接觸，版圖實現上襯底接觸直接做在電源線上;接觸孔的大小應該是一致的，在不違反設計規則的前提下,接觸孔應盡可能的多，金屬的寬度應盡可能寬;繪制圖形時可以多使用〃復制"操作，這樣可以大大縮小工作量，且設計的圖形滿足要求并且精確;注意P管和N管有源區的大小，一般在版圖設計上，P管和N管大小之比是2:1;注意整個版圖的整體尺寸的合理分配，不要太大也不要太小;注意不同的層次之間應該保持一定的距離，層次本身的寬度的大小要適當，以滿足設計規則的要求。四、基本MOS差分放大器版圖設計的設計實例介紹在基本MOS差分放大器的版圖設計中，要求學生理解構成差分式輸入結構的原理和組成結構，畫出相應的電路原理圖，進行ERC檢查，然后根據電路原理圖用PDT工具上繪制與之對應的版圖。當將基本的版圖繪制好之后，對版圖里的輸入、輸出端口以及電源線和地線進行標注，然后利用幾何設計規則文件進行在線DRC驗證，利用版圖與電路圖的網表文件進行LVS檢查，修改其中的錯誤并優化版圖，最后全部通過檢查，設計完成。

 

五、結束語

 

集成電路版圖設計的教學環節使學生鞏固了集成電路設計方面的理論知識，提高了學生在集成電路設計過程中分析問題和解決問題的能力，為今后的職業生涯和研究工作打下堅實的基礎。因此，在今后的教學改革工作中，除了要繼續提高教師的理論教學水平外，還必須高度重視以EDA工具和設計流程為核心的實踐教學環節，努力把課堂教學和實際設計應用緊密結合在一起，培養學生的實際設計能力，開闊學生的視野，在實驗項目和實驗內容上進行新的探索和實踐。

 

參考文獻：

 

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[4]肖功利，楊宏艷.微電子學專業丨C設計人才培養主干課程設置[J].桂林電子科技大學學報,2009,(4):338-340.

 

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[6]易茂祥，毛劍波，楊明武，等.基于華大EDA軟件的實驗教學研究[J].實驗科學與技術，2006,(5):71-73.

集成電路的設計方法及步驟范文第3篇

【關鍵詞】集成電路；失效分析；電性分析；物理分析

失效分析就是判斷失效的模式，查找失效原因，弄清失效機理，并且預防類似失效情況再次發生。集成電路失效分析在提高集成電路的可靠性方面有著至關重要的作用，對集成電路進行失效分析可以促進企業糾正設計、實驗和生產過程中的問題，實施控制和改進措施，防止和減少同樣的失效模式和失效機理重復出現，預防同類失效現象再次發生。本文主要講述集成電路失效分析的技術和方法。

1.集成電路失效分析步驟

集成電路的失效分析分為四個步驟。在確認失效現象后，第一步是開封前檢查。在開封前要進行的檢查都是無損失效分析。開封前會進行外觀檢查、X光檢查以及掃描聲學顯微鏡檢查。第二步是打開封裝并進行鏡檢。第三步是電性分析。電性分析包括缺陷定位技術、電路分析以及微探針檢測分析。第四步是物理分析。物理分析包括剝層、聚焦離子束（FIB）、掃描電子顯微鏡（SEM）、透射電子顯微鏡（TEM）以及VC定位技術。通過上述分析得出分析結論，完成分析報告，將分析報告交給相關技術人員。相關技術人員根據相應的缺陷進行改進，以此來實現對集成電路失效分析的意義。

2.無損失效分析技術

所謂無損失效分析，就是在不損害分析樣品，不去掉芯片封裝的情況下，對該樣品進行失效分析。無損失效分析技術包括外觀檢查、X射線檢查和掃描聲學顯微鏡檢查。在外觀檢查中，主要是憑借肉眼檢查是否有明顯的缺陷，如塑脂封裝是否開裂，芯片的管腳是否接觸良好等等。X射線檢查則是利用X射線的透視性能對被測樣品進行X射線照射，樣品的缺陷部分會吸收X射線，導致X射線照射成像出現異常情況。X射線檢測主要是檢測集成電路中引線損壞的問題，根據電子器件的大小及電子器件構造情況選擇合適的波長，這樣就會得到合適的分辨率。而掃描聲學顯微鏡檢測是利用超聲波探測樣品內部的缺陷，主要原理是發射超聲波到樣品內部，然后由樣品內部返回。根據反射時間以及反射距離可以得到檢測波形，然后對比正常樣品的波形找出存在缺陷的位置。這種檢測方法主要檢測的是由于集成電路塑封時水氣或者高溫對器件的損壞，這種損壞常為裂縫或者是脫層。相對于有損失效分析方法的容易損壞樣品、遺失樣品信息的缺點，無損失效分析技術有其特有的優勢，是集成電路失效分析的重要技術。[1]

3.有損失效分析技術

無損失效分析技術只能對集成電路的明顯缺陷做出判斷，而對于存在于芯片內部電路上的缺陷則無能為力。所以就要進行有損失效分析，有損失效分析技術包括打開封裝、電性分析以及物理分析。

3.1 打開封裝

有損失效分析首先是對集成電路進行開封處理，開封處理要做到不損壞芯片內部電路。根據對集成電路的封裝方式或分析目的不同，采取相應的開封措施。方法一是全剝離法，此法是將集成電路完全損壞，只留下完整的芯片內部電路。缺陷是由于內部電路和引線全部被破壞，將無法進行通電動態分析。方法二是局部去除法，此法是利用研磨機研磨集成電路表面的樹脂直到芯片。優點是開封過程中不損壞內部電路和引線，開封后可以進行通電動態分析。方法三是全自動法，此法是利用硫酸噴射來達到局部去除法的效果。[2]

3.2 電性分析

電性分析技術包括缺陷定位、電路分析以及微探針檢測分析。

3.2.1 缺陷定位

定位具體失效位置在集成電路失效分析中是一個重要而困難的項目，只有在對缺陷的位置有了明確定位后，才能繼而發現失效機理以及缺陷的特性。缺陷定位技術的應用是缺陷定位的關鍵。Emission顯微鏡技術、OBIRCH（Optical Beam Induce Resistance Change）技術以及液晶熱點檢測技術為集成電路失效分析提供了快捷準確的定位方法。

Emission顯微鏡具有非破壞性和快速精準定位的特性。它使用光子探測器來檢測產生光電效應的區域。由于在硅片上發生損壞的部位，通常會發生不斷增長的電子-空穴再結合而產生強烈的光子輻射。因而這些區域可以通過Emission顯微鏡技術檢測到。OBIRCH技術是利用激光束感應材料電阻率變化的測試技術。對不同材料經激光束掃描可測得不同的材料阻值的變化；對于同一種材料若材料由于某種因素導致變性后，同樣也可測得這一種材質電阻率的變化。我們就是借助于這一方法來探測金屬布線內部的那些可靠患。液晶熱點檢測是一種非常有效的分析手段，主要是利用液晶的特性來進行檢測。但液晶熱點檢測技術的要求較高，尤其是對于液晶的選擇，只有恰當的液晶才能使檢測工作順利進行。液晶熱點檢測設備一般由偏振顯微鏡、可以調節溫度的樣品臺以及控制電路構成。在由晶體各向異性轉變為晶體各向同性時所需要的臨界溫度的能量要很小，以此來提高靈敏度。同時相變溫度應控制在30-90攝氏度的可操作范圍內，偏振顯微鏡要在正交偏振光下使用，這樣可以提高液晶相變反應的靈敏度。[3]

3.2.2 電路分析

電路分析就是根據芯片電路的版圖和原理圖，結合芯片失效現象，逐步縮小缺陷部位的電路范圍，最后是利用微探針檢測技術來定位缺陷器件，從而達到對于缺陷器件定位的要求。

3.2.3 微探針檢測技術

微探針的作用是測量內部器件上的電參數值，如工作點電壓、電流、伏安特性曲線等。微探針檢測技術一般是伴隨電路分析配合使用的，兩者的結合可以較快的搜尋失效器件。

3.3 物理分析

物理分析技術包括聚焦離子束、掃描電子顯微鏡、透射電子顯微鏡以及VC定位技術。

3.3.1 聚焦離子束（FIB）

聚焦離子束就是利用電透鏡將離子束聚焦成為微小尺寸的顯微切割器，聚焦離子束系統由離子源、離子束聚焦和樣品臺組成。聚焦離子束的主要應用是對集成電路進行剖面，傳統的方法是手工研磨或者是采用硫酸噴劑，這兩種方法雖然可以得到剖面，但是在日益精細的集成電路中，手工操作速度慢而且失誤率高，所以這兩種方法顯然不適用。聚焦離子束的微細精準切割結合掃描電子顯微鏡高分辨率成像就可以很好的解決剖面問題。聚焦離子束對被剖面的集成電路沒有限制，定位精度可以達到0.1um以下，同時剖面過程中集成電路受到的應力很小，完整地保存了集成電路，使得檢測結果更加準確。

3.3.2 掃描電子顯微鏡（SEM）

掃描電子顯微鏡作為一種高分辨率的微觀儀器，在集成電路的失效分析中有著很好的運用。掃描電子顯微鏡是由掃描系統和信號檢測放大系統組成，原理是利用聚焦的電子束轟擊器件表面從而產生許多電子信號，將這些電子信號放大作為調制信號，連接熒光屏便可得到器件表面的圖像。對于不同層次的信號采集可以選用不同的電子信號，那樣所得到的圖像也將不同。

3.3.3 透射電子顯微鏡（TEM）

透射電子顯微鏡的分辨率可以達到0.1nm，其大大優于掃描電子顯微鏡。集成電路的器件尺寸在時代的發展中變得越來越小，運用透射電子顯微鏡可以更好的研究產品性能，在集成電路失效分析中，透射電子顯微鏡可以清晰地分析器件缺陷。透射電子顯微鏡將更好地滿足集成電路失效分析對檢測工具的解析度要求。

3.3.4 VC定位技術

前文講述的利用Emission/OBIRCH/液晶技術來定位集成電路中的失效器件，在實際應用過程中熱點的位置往往面積偏大，甚至會偏離失效點幾十個微米，這就需要一種更精確的定位技術，可以把失效范圍進一步縮小。VC（Voltage Contrast）定位技術基于SEM或FIB，可以把失效范圍進一步縮小，很好地解決了這一難題。VC定位技術是利用SEM或者FIB的一次電子束或離子束在樣品表面進行掃描。硅片表面不同部位具有不同電勢，表現出來不同的明亮對比度。VC定位技術可以通過檢測不同的明亮對比度，找出異常亮度的點，從而定位失效點的位置。

4.總結

我們認識了常用的集成電路失效分析技術和方法，而更深刻地了解各種技術的應用還需要在實際的分析工作當中積累經驗，再認識再提高。

參考文獻

[1]劉迪，陸堅，梁海蓮，顧曉峰.SOI專用集成電路的靜態電流監測和失效分析[J].固體電子學研究與進展，2013，2.

集成電路的設計方法及步驟范文第4篇

文獻［3］中提出了一種基于數據流優化方法的全搜索運動估計電路，將絕對差值和（SAD）的計算拆分成殘差值計算與SAD累加兩部分，并通過對傳統運動估計運算數據流的優化，使設計能夠在相同的面積開銷下對比文獻［4］中減少近70％的帶寬消耗．電路的主要結構包含了片上緩存，PE陣列以及數據流控制器，如圖1所示．圖1HEVC運動估計電路結構電路各模塊按所占面積在表1中列出，可以發現，電路中的存儲模塊（SRAM）總共占用了40．9％的面積．這樣的設計特征導致的直接結果會有非常多的長互連線存在于存儲模塊和邏輯模塊之間．

2、三維運動估計電路的劃分方法

圖2中的連線表示所有SRAM與標準單元之間的信號線，由于SRAM集中在芯核（corearea）區域的右上角與右下角，而標準單元集中在芯核區域的左側及中部，所以需要大量長互連線連接這三塊區域．這些信號線具有較大的電容與電阻，導致讀寫SRAM的時序變差，且功耗也較大．本文將SRAM堆疊到標準單元區域的下方，使得原先相距較遠的標準單元與SRAM輸入／輸出端口利用三維空間的優勢縮短直線距離，避免了上述問題的發生．進一步分析表1可得，PE陣列模塊占了芯核53．3％的區域．PE陣列共包含32×32個PE，以及一些加法器．每個PE的結構如圖3所示，其由一個Router單元和一個Absolute單元組成，Router單元負責與鄰近的四個PE交換數據，而Absolute單元用來計算2個8bit數據差值的絕對值．這兩個單元分別占PE一半左右面積．每個PE都只與上下左右4個PE進行數據交換，所以這些局部互連的長度很大程度上決定了整個PE陣列的互連總長度．假設這些局部互連從PE的中心出發，如果能將單個PE的面積減少一半，則理論上局部互連的總線長能減少到原先的70．7％。根據上述分析，本文將HEVC運動估計電路分成4層（tier）．其中tier1和tier2包含了所有SRAM和數據流控制器，tier3包含了PE陣列中的1024個Router單元，tier4包含了PE陣列中的1024個Absolute單元和加法樹．Tier1為最低層，Tier4為最高層，各層均朝上．這樣，整個運動估計電路被均勻地劃分到各層中，如表2所示．

3、三維運動估計電路設計流程

本文使用SMIC65nm工藝提供的標準單元和SRAM，配合定制的硅通孔單元進行設計．根據全球半導體技術發展路線圖［5］，硅通孔的尺寸定為1μm×1μm．本文使用的工具是DesignCompiler，En－counter和PrimeTime．以下將具體介紹各個設計步驟，著重介紹與二維集成電路設計不同的地方，圖4展示了整個設計流程．

3．1設計劃分

設計劃分的目的是將整個二維電路設計分割到三維多層設計中，以減小占用面積．劃分時需要根據設計電路進行具體分析，注意均勻分配各層的面積，并且避免使用過多的硅通孔，因為硅通孔會額外占用標準單元的布局資源，且增加生產成本．本文針對HEVC運動估計電路，根據第2節中的分析，將設計分為四層．

3．2綜合與布局

在三維電路設計中，綜合與布局的方法和二維電路設計相似．不同之處在于，綜合與布局，包括之后的后端步驟，都需要對每一層獨立進行，就如同設計了四塊芯片．在綜合結束時，需要使用時序預算（TimingBudget）功能得到四個時序約束文件，以及四個網表文件．

3．3創建硅通孔

布局后需要創建硅通孔，將信號傳輸到下層．本文確定硅通孔位置的方法是，首先使用工具進行標準單元和SRAM的布局，然后使用腳本找到需要與下層通信的單元管腳位置，在其邊上創建一個硅通孔并將管腳信號分配到這個硅通孔上，這樣可以獲得最小線長．所有硅通孔都創建并分配好信號之后，需要將這些信息導出，以便下層tier在相應位置的頂層金屬上創建frontbump與上層硅通孔相連．只有最上面的三層需要創建硅通孔．

3．4時鐘樹綜合

三維集成電路的時鐘樹綜合采用二維電路中層次化設計的方法，即先在每一個tier的時鐘信號端口的附近創建一個緩沖器，并利用這個緩沖器作為時鐘樹的根，為本層tier生成一棵時鐘樹．最后在底層tier設計完整時鐘樹時，將上面各層tier當作數個宏模塊，并在配置文件中描述各宏模塊的時鐘樹特性，包括端口名、最大／最小上升延遲、最大／最小下降延遲和額外電容．其中額外電容用來描述硅通孔引入的電容．

3．4時序驗證

為了驗證三維集成電路的時序，首先需要得到各層tier的SPEF文件，其中包含了網表的電容、電阻等數據．在PrimeTime中導入各層SPEF文件，并設置合適的硅通孔電容電阻參數，即可進行多層tier聯合時序驗證．

3．5版圖設計結果

圖5展示了三維HEVC運動估計電路的版圖設計結果，從上至下依次為tier4至tier1．每一層中的左圖展示了標準單元和SRAM的位置，而右圖展示了硅通孔的位置．其中上方兩層全部由標準單元組成，下方兩層主要由SRAM組成.5結果分析與比較本文為了定量分析三維集成電路帶來的各項優勢，分別對二維運動估計電路和三維運動估計電路進行了完整的設計．由于集成電路的設計是各項指標之間的平衡（trade－off），在不同的約束下，會得到不同結果，本文在假設二維電路的面積與三維電路四層tier的總面積相等，且時鐘約束都為250MHz的情況下，對比其線長、功耗等性能指標．對比結果如表3所示，結果證明，三維HEVC運動估計電路比二維電路減小了75％占用面積，14．4％總線長，17．1％平均線長和12．3％功耗．

4、結束語

集成電路的設計方法及步驟范文第5篇

關鍵詞：手工焊接質量控制

中圖分類號：O213文獻標識碼： A

1.手工焊接方法

1.1手工焊接握電烙鐵的方法，有正握、反握及握筆式三種。焊接元器件及維修電路板時以握筆式較為方便。

1.2手工焊接一般分四步驟進行。①準備焊接：清潔被焊元件處的積塵及油污，再將被焊元器件周圍的元器件左右掰一掰，讓電烙鐵頭可以觸到被焊元器件的焊錫處，以免烙鐵頭伸向焊接處時燙壞其他元器件。焊接新的元器件時，應對元器件的引線鍍錫。②加熱焊接：將沾有少許焊錫和松香的電烙鐵頭接觸被焊元器件約幾秒鐘。若是要拆下印刷板上的元器件，則待烙鐵頭加熱后，用手或鑷子輕輕拉動元器件，看是否可以取下。③清理焊接面：若所焊部位焊錫過多，可將烙鐵頭上的焊錫甩掉（注意不要燙傷皮膚，也不要甩到印刷電路板上！），用光烙錫頭"沾"些焊錫出來。若焊點焊錫過少、不圓滑時，可以用電烙鐵頭"蘸"些焊錫對焊點進行補焊。④檢查焊點：看焊點是否圓潤、光亮、牢固，是否有與周圍元器件連焊的現象。

2.焊接質量不高的原因

2.1手工焊接對焊點的要求是：①電連接性能良好；②有一定的機械強度；③光滑圓潤。

2.2造成焊接質量不高的常見原因是：①焊錫用量過多，形成焊點的錫堆積；焊錫過少，不足以包裹焊點。②冷焊。焊接時烙鐵溫度過低或加熱時間不足，焊錫未完全熔化、浸潤、焊錫表面不光亮（不光滑），有細小裂紋（如同豆腐渣一樣！）。③夾松香焊接，焊錫與元器件或印刷板之間夾雜著一層松香，造成電連接不良。若夾雜加熱不足的松香，則焊點下有一層黃褐色松香膜；若加熱溫度太高，則焊點下有一層碳化松香的黑色膜。對于有加熱不足的松香膜的情況，可以用烙鐵進行補焊。對于已形成黑膜的，則要"吃"凈焊錫，清潔被焊元器件或印刷板表面，重新進行焊接才行。④焊錫連橋。指焊錫量過多，造成元器件的焊點之間短路。這在對超小元器件及細小印刷電路板進行焊接時要尤為注意。⑤焊劑過量，焊點明圍松香殘渣很多。當少量松香殘留時，可以用電烙鐵再輕輕加熱一下，讓松香揮發掉，也可以用蘸有無水酒精的棉球，擦去多余的松香或焊劑。⑥焊點表面的焊錫形成尖銳的突尖。這多是由于加熱溫度不足或焊劑過少,以及烙鐵離開焊點時角度不當浩成的。

3.易損元器件的焊接

易損元器件是指在安裝焊接過程中，受熱或接觸電烙鐵時容易造成損壞的元器件。例如，有機鑄塑元器件、MOS集成電路等。易損元器件在焊接前要認真作好表面清潔、鍍錫等準備工作，焊接時切忌長時間反復燙焊，烙鐵頭及烙鐵溫度要選擇適當，確保一次焊接成功。此外，要少用焊劑，防止焊劑侵人元器件的電接觸點（例如繼電器的觸點）。焊接MOS集成電路最好使用儲能式電烙鐵，以防止由于電烙鐵的微弱漏電而損壞集成電路。由于集成電路引線間距很小，要選擇合適的烙鐵頭及溫度，防止引線間連錫。焊接集成電路最好先焊接地端、輸出端、電源端，再焊輸入端。對于那些對溫度特別敏感的元器件，可以用鑷子夾上蘸有元水乙醇（酒精）的棉球保護元器件根部，使熱量盡量少傳到元器件上

4.結論

掌握好手工焊接方法和技巧是提高焊接質量之關鍵。